DDR CLK EMI輻射問題???

abow2004 · 发表于 2009-6-11 14:44:34

DDR RAM的主頻與倍頻輻射能量過強,該如何解決???
想請問大家四層板時,DDR CLK都是如何佈線的???

arlene · 发表于 2009-6-14 21:14:07

DDR 的Trace要等长,而且背面不要有其他Trace的干扰[br]+1 RD币

def300 · 发表于 2009-6-16 18:20:31

周围包地?[br]+1 RD币

abow2004 · 发表于 2009-6-17 13:40:11

目前使用pixelworks的IC(328)
DDR TRACE都走TOP層與BOT層,第2層是GND層完整沒有切割
但主頻與倍頻能量仍然還是很高,
想請問各位高手大大有關DDR 在LAYOUT時還有其他需要注意的地方嗎???
謝謝各位大大!!!

toby1234 · 发表于 2009-6-18 10:29:11

你能确认是CLK主频的?还是 Run H跑出来的？
如果是CLK的话，你在differential CLK上 serial 33Ohm bead试下，还有就是差分信号是否严格差分。[br]+1 RD币

werner01 · 发表于 2009-6-25 08:46:45

楼上的分析是正确的路子，如果是CLK产生的，辐射应该是稳定的数据，分析一下CLK是否匹配，CLK尽可能都走在TOP。

tjhaua · 发表于 2009-7-1 10:30:45

"辐射应该是稳定的数据 "是不是指相隔固定的频率？？

kully · 发表于 2009-7-7 16:09:00

CLK一个是间距，interpair>4mil,<6mil;intrapair >8mil
另一个就是需要加电阻。[br]+3 RD币

zsl529zjb · 发表于 2013-12-16 11:51:18

看看学学

Abel_3316 · 发表于 2013-12-24 11:48:05

四层板，把DDR power走在第四层，DDR data走在第三层，这样可以吗？

kingmobile · 发表于 2013-12-24 17:11:35

谢谢楼主分享，顶一个！

529461212 · 发表于 2015-3-23 13:55:13

遵循layoutguide

mylwhc · 发表于 2015-5-21 22:19:55

学习！

dannis · 发表于 2015-5-22 14:20:51

学习了

wenjie · 发表于 2015-8-7 16:04:08

学习了，谢谢！

andy11543070 · 发表于 2015-10-19 14:26:33

顶，clk/data参考层是否完整，走线是否良好，实在不行就贴吸波材料。不建议ddr时钟上添加电阻或电容，这个不规范

xlsweet88 · 发表于 2015-11-11 14:07:09

可能是DDR受到电磁波干扰，可以考虑贴吸波材料解决干扰问题。我公司专业生产吸波材料，有需要的朋友欢迎索样测试！航天科工武汉磁电公司向先生 13212721864 QQ286803301

wgjnto · 发表于 2016-3-18 18:00:47

路过学习~

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