请教高手们一个代码的问题

eygen

assign H=temp||CLK;
always@(posedge CLK)  
   begin   
    if((a>30)&&(a<100))
       temp<=0;
    else temp<=1;   
    if (a>200) a<=0;
    else a<=a+1;
end

这样的代码是产生一个和clk一样的时钟，在计数20到100之间变成0，
这样的代码在modelsim里面仿真是没有延迟的，但是如果我给clk一个25M的时钟频率，在quartus里面仿真的话就会有5ns的延迟，似乎太大了，高手们指点一下阿，怎么延迟能小一点？或者是我的代码不应该这么写么？？

小弟请求恳求大家了