如何约束时钟布线

lmotorcat · 发表于 2009-5-2 04:50:33

在FPGA实现过程中，如果不加约束条件，可能每次实现布局布线的结果都不同，从而可能引起时序的不同，特别对高速时钟线，比如80MHz的时钟。请问：是否可以简单地使用全局时钟输入管脚来输入时钟信号，并使用BUFG就可以了？

andrew2144 · 发表于 2010-1-10 22:09:04

支持免费
本文来自：我爱研发网(52RD.com) 详细出处：http://www.52rd.com/bbs/dispbbs.asp?boardid=95&id=159498&replyID=216416

yuwen870713 · 发表于 2010-1-11 13:35:26

weishenme zhengqian na na

rqw2009 · 发表于 2010-9-3 10:57:55

没见到东西

hxmhuxueming · 发表于 2011-3-27 20:47:39

约束很重要

381949896 · 发表于 2011-4-23 23:27:22

赚RD的路过[em02]

riverwu · 发表于 2011-4-25 09:21:26

赚RD的路过

tangfeng0621 · 发表于 2011-9-9 15:51:32

赚RD的路过
本文来自：我爱研发网(52RD.com) - R&D大本营
详细出处：http://www.52rd.com/bbs/Detail_RD.BBS_157038_95_1_1.html

a11may · 发表于 2011-11-17 19:32:33

学习，学习

		自动登录	找回密码
密码			注册

[讨论] 如何约束时钟布线