关于SSTL2_I电平对接FPGA紧急求助

philanderer

我最近有个新设计，使用了SSTL2 Class I电平标准，由于没经验且对该电平工作原理理解不足，导致了重大失误。
请各位技术达人帮忙分析还有救吗？

设计是这样的：
芯片A（功能IC）与芯片B（FPGA）对接。A要求SSTL2 Class I电平标准，其输入参考电压有专门的Vref（参考电压）管脚；FPGA可以将管脚配置为SSTL2 Class I类型，前提是：（1）该Bank需要供2.5V电压；（2）该Bank有几个管脚担任Vref角色，必须外部供1.25V电压。我现在的问题是，bank供电正确，但没供1.25V的参考电压。电话Xilinx的技术支持，被告知没参考电压是不能正常工作在SSTL2 Class I电平的。

请大家帮忙分析一下：
如果把FPGA的输入部分管脚配置成LVCMOS25，能否正常工作？
我查了一下LVCMOS25和SSTL2 Class I的高、低门限电压，基本上一致，但有细微的差别，应该问题不大；

另外，这个接口是DDR的，时钟也是SSTL2 Class I电平，FPGA当作LVCMOS25输入判别上升、下降沿是否会有问题？

紧急求助，请懂的高手多帮忙分析，提前谢过！

philanderer

由于FPGA程序还没准备好，而且项目时间非常紧急，等到自己做实验验证怕来不及。
因此先来请教高手了。

如果理论上的分析认为不能正常工作的话，那我得放下所有的事情马上开始改版。

icechzn

如果是对接DDR的话，是不能配成LVCMOS25的，DDR的话只能配成SSTL Classic I，至于VREF电压就比较简单了，你采用FPGA 2V5电压分压就好了啊，不过注意做好滤波，

alex__love

[em01]

philanderer

以下是引用icechzn在2009-4-30 22:47:06的发言：
如果是对接DDR的话，是不能配成LVCMOS25的，DDR的话只能配成SSTL Classic I，至于VREF电压就比较简单了，你采用FPGA 2V5电压分压就好了啊，不过注意做好滤波，

多谢回复。[em14]
我已经实板验证测试过了，使用61.44MHz时钟，将FPGA侧的SSTL2_I输入配成LVCMOS25，该接口在SDR/DDR模式下都可以工作。但还没进行长时间拷机测试可靠性。

结论虽然是乐观的，但如果大家有机会在FPGA上使用像SSTL2_I这种带参考的电平标准，请一定研究透澈了按标准来设计。
FPGA每个Bank都有VREF管脚、时钟管脚、数控阻抗匹配管脚。各位同行也应该看清楚了再设计。