一步一步跟我学Verilog HDL语言

stvluo · 发表于 2006-3-3 12:53:00

好东西所以贵点
兄弟们要理解我
我也没钱了

【文件名】:0633@52RD_Verilog.rar
【格　式】:rar
【大　小】:56K
【简　介】:
【目　录】:

　本章提供HDL语言的速成指南。

2.1 模块

　　模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。
　　一个模块的基本语法如下：

xftianyu · 发表于 2007-9-23 17:05:00

我想要啊，可是都没钱

tiger_work · 发表于 2007-9-23 20:07:00

太贵了

wjdianyuan · 发表于 2007-10-4 17:38:00

我没钱啊,怎么赚钱 ?

flamini · 发表于 2007-11-9 09:02:00

LZ真黑呀

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[IC设计资料] 一步一步跟我学Verilog HDL语言

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