关于时序警告的问题

dxw09 · 发表于 2008-10-20 12:30:47

本人使用quartus进行fpga设计时在全编译后总是会有＂Critical Warning: Timing requirements were not met. See Report window for details.＂，然后在编译报告的timing　analyzer中有的时钟信号会出现红色．
请问各位这样的问题应该怎样解决？

dxw09 · 发表于 2008-10-23 12:31:34

搞fpga的高手们进来指导一下啊[em08]

hhong · 发表于 2008-10-24 23:43:50

字面上的意思是出现了关键的警告啊，时序要求没有满足！是不是你的约束太严格了，综合工具不能达到你约束的综合？

我不懂，只是猜测哈！

dxw09 · 发表于 2008-10-25 17:28:12

我也知道是FPGA布线后发现不能满足我设计的时序要求，就是不知道这样的问题该怎样解决？[em03]

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[讨论] 关于时序警告的问题