请教FPGA数据方面的问题

hhong · 发表于 2008-10-14 23:36:21

Altera的FPGA，8位数据输出时在数据跳变的时刻总有1ns到3ns的不确定数据产生，然后才能输出正常的数据，请问这个应该怎么消除啊？
我已经在数据输出端加了一级寄存器。

谢谢！

瓶盖 · 发表于 2008-10-16 13:58:21

同样关注，这个版块好冷啊～

hhong · 发表于 2008-10-16 22:47:25

好像整个网站都很冷清啊，唉！

瓶盖 · 发表于 2008-10-16 22:58:59

楼上的，有好地方推荐么，verilog的～

hhong · 发表于 2008-10-17 22:38:12

我用的是vhdl，verilog不太懂！

dxw09 · 发表于 2008-10-17 22:53:02

把这些数据线加些约束试一下，可以把它们约束到全局时钟网络试试。

hhong · 发表于 2008-10-17 23:04:49

能稍微具体说些吗？
我刚刚开始fpga，不懂约束！

而且，我发送数据的时钟是从输入的50m时钟分频出来，然后再计数给rom的地址的，这样做合适不？

谢谢！

dxw09 · 发表于 2008-10-19 13:41:43

把数据时钟做一下全局时钟约束，这样时钟信号就会在fpga内部的全局时钟网络来传输。不同的开发环境设置方法不一样，具体方法是在assignments选项下（如果使用quartus软件的话）选择timing项，然后再选择individual clock，在里面输入要约束的时钟频率和信号名就可以了。
其它数据信号线也可以设置这样的约束，信号完整性会好一点。

hhong · 发表于 2008-10-21 23:14:43

我用的是qII7.1，但是你说的我似乎还没有找到！对于时序约束一窍不通啊，能不能给推荐些这方面的资料或者书籍！
谢谢大侠！

dxw09 · 发表于 2008-10-23 12:34:51

《ALTERA PFGA/CPLD设计》基础篇和高级篇有讲这些,我也正在学习

hhong · 发表于 2008-10-24 23:41:47

谢谢大侠！

dxw09 · 发表于 2008-10-25 17:32:13

我不是什么大侠，只不过现在做东西的时候也经常出现时序方面的问题，所以正在学习。[em01]

hhong · 发表于 2008-10-26 00:26:56

呵呵，那我们就共同进步吧！

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