FPGA 中dcm时钟倍频后幅值减小

zhuzi · 发表于 2008-10-9 16:01:34

在FPGA芯片（Xilinx Spartan3）中通过dcm将20MHz的时钟分别倍频到40MHZ和80MHz。输入时钟峰-峰值是3v。输出的时钟40MHz和80MHz的时钟峰-峰值只有1.9v和0.8v左右，不知道是什么原因，望高手赐教

chokli · 发表于 2008-10-9 22:44:13

我也想知道...

nuptni · 发表于 2008-10-26 09:10:55

通过DCM后出来过40MHZ和80MHz的时钟,一般来说大家都是用示波器看波形了,
40MHZ和80MZ对数字电路来说已经是很高很高的频率了,普通示波器肯定会有衰减了
看波形时:普通探头肯定不行了,用高频探头,并用1/10来看,示波器上用*10来看
个人观点,欢迎大家拍砖.
[em12]

zhuzi · 发表于 2008-11-1 13:18:00

谢谢。有没有什么办法验证呢。

yanzhe127 · 发表于 2010-1-4 11:53:49

万用表量电压应该可以做参考

fhp1119 · 发表于 2010-1-27 20:50:46

输入输出是用同种方法测得吗？

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