提问：移位运算符在always进程语句中的使用

nicerain

在用Verilog编写程序，对下面语句进行仿真时出现如下情况：
reg light_1;

always ....
...
    light<=light-1>>1；[/COLOR]
...
end
仿真软件提示有警告，而把上面语句改写成如下时，却编译成功，为什么？
   light_1<=light_1>>1;[/COLOR]
assign light<=light_1;
请教各位大虾