小数PLL,如何来减小小数杂散?

dingwei1109 · 发表于 2008-10-6 19:45:19

在整除鉴相频率的频率+/-信道间隔的频点,可以明显的看到小数杂散信号,如何来降低此杂散信号的?有这方面经验的请指点下?有同事说,减小环路带宽可以?调试中对相位噪声与Lock time影响太大,感觉并非环路带宽所能抑制的,此杂散信号肯定与PLL IC有关系,与走线补板,器件布局也都有关系.
[br]+3 RD币

iaman · 发表于 2008-10-6 21:14:12

如果真是小数spur，那么源头就在于PLL IC，与布板没有关系！问题是如果PLL IC，一般其小数spur都会很小，在40dBc以下！除非具体应用的时候设置有差别
请LZ检查以下2个方面：
1. PLL IC是否有 dither功能，如果有，让dither enable！
2. 检查环路带宽是否合适或者是最优化的！
3. 提高reference clock，同时再优化环路！

dingwei1109 · 发表于 2008-10-6 22:47:10

　　谢谢，那部分确实是小数spur ，因为除了这些特殊的频点，其他频点相应位置基本看不到 spur.另４０dBc并不能满足设计需求，需要达到８５dBc以下，看其中一款国半的报告，小数spur也挺大的，软件配置调整都地方也挺多的，可都很难达到要求．提高reference clock好象只能解决一点问题．另又考虑特殊的频点用特殊的鉴相频率，可解决大多数频点，但是能够整除reference clock的附近频点始终无法解决．
　　再一个问题的是电源的开关频率带来的spur也还有点大，有７５dBc,可有良策？

iaman · 发表于 2008-10-6 23:02:41

1.你的是什么系统竟然要这么高的要求，小数spur偏移多少频率？如果过近的话，85dBc很难达到！
2.你的电源不是用的LDO？由电源引入的spur频偏多少？这种一般加choke，再去耦了！

xidian123 · 发表于 2008-10-6 23:34:31

国半的小数芯片一般都写近端50dBc。。提高鉴相频率是可行，但不是越高越好，你可以咨询芯片厂的FAE，让他给你推荐。。。你的85dBc应该是远端杂散指标，军用电台好像就是这个要求。。固定频偏处有杂散，一般可以通过改变鉴相频率来解决，在整数分频处datasheet应该有特别说明的吧。。还有环路滤波器一定要够窄（相对鉴相频率，记得以前好像取约1/20），而且一定要用4阶。。

关于开关电源干扰，滤波加屏蔽。。。[br]+3 RD币

dingwei1109 · 发表于 2008-10-7 20:03:01

小数spur偏移12.5KHZ
PLL与VCO供电都是用LDO,但是其他地方有用DC-DC,电源的spur刚好出现在开关频率(550KHZ)的点上,以后中将计划用的DC-DC的开关频率(1.5MHZ),远离点应该有点好处.
开关电源干扰加屏蔽对空间上肯定有好处,如果是地传过来的,将很难处理,在进一步的优化.
鉴相频率需要设计在3KHZ内.环路用4阶无源.如有更好的办法请告知.
曾经看过有文章说过,相位噪声需要做很好的,要加OP放大的有源环路?尝试了一段时间,相位噪声始终下不来,可有这方面经验的朋友?分享下?
QQ:237100233

iaman · 发表于 2008-10-7 21:06:58

我觉得现在的情况已经背离了设计的初衷！
首先你需要明白各个指标的轻重缓急，在调整PLL的时候，我们要明确带内Phase noise，LBW，Lock time，远端phase noise以及spur的关系！ LZ调整的时候不要单纯的看某个指标，你需要向你们的系统工程师问问对指标的具体要求以及优先性，知道之后再来进行具体的优化！

小数spur偏移12.5KHZ，LZ确认这个spur的确是小数分频导致的spur？再好好的研究一下datasheet，一般pll ic的设计都会避免出现这样的状况！

什么时候用窄的环路，高阶滤波器，这些都有特定的需求和原因，不要简单的应用。

再读读datasheet，向系统工程师问一些详细情况，相信对你解决问题有帮助！

dingwei1109 · 发表于 2008-10-7 23:09:46

非常谢谢,版主给的建议.
小数spur偏移12.5KHZ,可以肯定是小数分频导致的,以前没有注意这点,出调试报告后,公司专家提出需要这样测试来确定小数spur的情况.初次解决此问题有些手忙脚乱,务见怪,请多指教.

CHENCJB7541 · 发表于 2008-10-8 10:11:50

看看还行

njjnxj · 发表于 2008-10-8 13:35:32

以下是引用dingwei1109在2008-10-7 20:03:01的发言：
小数spur偏移12.5KHZ
PLL与VCO供电都是用LDO,但是其他地方有用DC-DC,电源的spur刚好出现在开关频率(550KHZ)的点上,以后中将计划用的DC-DC的开关频率(1.5MHZ),远离点应该有点好处.
开关电源干扰加屏蔽对空间上肯定有好处,如果是地传过来的,将很难处理,在进一步的优化.
鉴相频率需要设计在3KHZ内.环路用4阶无源.如有更好的办法请告知.
曾经看过有文章说过,相位噪声需要做很好的,要加OP放大的有源环路?尝试了一段时间,相位噪声始终下不来,可有这方面经验的朋友?分享下?
QQ:237100233

加OP放大的有源电路会使相噪恶化而不会提高。

hy_804 · 发表于 2008-10-8 14:47:31

估计楼主所在的系统工程师设计时可能有些问题，针对小数分频我认为有以下需要注意，不妥之处，多加指教：
1、PLL与VCO供电
PLL与VCO供电建议用低噪声的VCO，并且注意供电系统的简正模干扰，我一般要加简正模干扰处理电路以及与地共模的干扰处理电路。
2、开关电源必须隔离。
3、PCB布板非常重要，建议用多层板，另外楼主如果是采用数字频综IC，建议注意CP端口的接地以及环路滤波器的第一级接地（例如3阶环路），可以这样认为，在数字频综IC的CP端口，该信号仍旧为数字信号，因此，其接地为数字接地，环路滤波器的其它接地可以认为是模拟接地了，建议该模拟接地与VCO共地。
4、小数分频的杂散一般有：鉴相杂散，主分数杂散，子分数杂散、脉冲杂散等，例如有时出现的不能够计算的杂散点就有可能是脉冲杂散，其产生的原因很多，如：电荷泵分配失配，晶体管翻转时间不相等，死区终止等引起。
5、根据楼主的大概情况，鉴相频率确实太低了，估计频综的模式设置也有问题，建议选择具备∑－⊿调制功能的频综IC，当然位数越高越好。
6、超低相噪建议用多环，当然需要根据具体情况而定。
7、有源滤波当然能够降低相噪，例如可以优化分频器自身的基底噪声，但是需要有一定的使用经验；
8、如果楼主刻意要求杂散指标，可以采用另外一种办法，例如利用FPGA来实现小数分频器，也即不用频综IC自带的分频器，因为目前市面上出现的∑－⊿调制功能的频综IC的采样位数都不高，在小步进时候，杂散指标很难做到大于85dBc,根据我个人以往的项目实际情况，采用FPGA方式刻意实现0.1Hz步进，杂散可以做到大于85dBc，频率范围4GHz～8GHz的相噪可以做到-120dBc/Hz；
9、另外送你电子科大鲍景富老师的一句话：“频率源就像一条河流，如果一个地方受到污染，则整条河流就会受到污染”

[br]+5 RD币

hy_804 · 发表于 2008-10-8 15:18:35

更正：
“PLL与VCO供电建议用低噪声的VCO”为“PLL与VCO供电建议用低噪声的LDO”

dingwei1109 · 发表于 2008-10-8 20:21:40

非常感谢,所说的每条都需要大量的时间去研究与探讨.长见识了!
鉴相频率目前用的是4.8MHZ,偏离频率12.5KHZ是信道间隔.PCB布板是12层.

slg232511 · 发表于 2008-10-9 23:47:55

频率源就像一条河流，如果一个地方受到污染，则整条河流就会受到污染

讲的相当的好。。。
顶。。。

tjwenwu · 发表于 2008-10-10 11:26:00

[em01][em01][em01]学习了

xiazsan · 发表于 2008-10-13 10:51:21

确定是小数分频的spur吗？
可以整数锁一个频率看看相噪。跟带小数的频率比较一下。

dingwei1109 · 发表于 2008-10-13 23:44:33

确认过了,整数是没有的

zbac002 · 发表于 2008-10-16 10:31:15

受教了.[em01][em01]

dds · 发表于 2008-10-19 13:53:39

看了各位的分析，获益良多，谢谢了！

yulu2007 · 发表于 2008-10-19 22:59:45

学习了！！

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