[求助]CPLD verilog两双向口通信问题

hrbjty

/*
刚开始接触verilog
现有两个八位双向口A和B，OE为读信号，WE为写信号，怎么能实现OE为低时执行A-->B通信，WE为低时执行B-->A通信？
请各位大侠帮我看一下下面的程序有什么问题，谢谢！
*/

module bir(A, B, OE, WE)
inout [ 7 : 0 ] A;
inout [ 7 : 0 ] B;
input OE;
input WE;
assign B = ( OE==0)? A: 8'hzz;
assign A=  ( WE==0)? B: 8'hzz;
endmodule

hrbjty

上面多写了两个“\”，在此改正，请各位不吝赐教，谢谢
module bir(A, B, OE, WE)
inout [ 7 : 0 ] A;
inout [ 7 : 0 ] B;
input OE;
input WE;
assign B = ( OE==0)? A: 8'hzz;
assign A=  ( WE==0)? B: 8'hzz;
endmodule

hrbjty

\ 怎么总自己出来啊？奇怪！

aleilee

以下是引用hrbjty在2008-9-6 16:27:46的发言：
/*
刚开始接触verilog
现有两个八位双向口A和B，OE为读信号，WE为写信号，怎么能实现OE为低时执行A-->B通信，WE为低时执行B-->A通信？
请各位大侠帮我看一下下面的程序有什么问题，谢谢！
*/

module bir(A, B, OE, WE)
inout [ 7 : 0 ] A;
inout [ 7 : 0 ] B;
input OE;
input WE;
assign B = ( OE==0)? A: 8'hzz;////(!OE&WE)?A:8'hzz;
assign A=                ( WE==0)? B: 8'hzz;////(OE&!WE)?B:8'hzz
endmodule

SHIWEN1982

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