如何使用verilog进行3分频

ttmap

如何使用verilog进行3分频，我在用FPGA设计一个程序时，需要几种不同的频率，但是只有一个时钟源，用锁相环只能满足一个频率要求，现在还需要一个3分频的频率，但不知如何设计，要求占空比为50％，希望那位高手帮忙指点，感激不尽。

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这两天在网上找到这样一个程序可以三分频，供大家研究，只是当时没有记下网站，若涉及到侵权问题，希望版主立即把此帖删除。
module div_3(clk,clkout) ;
input clk ;
output clkout;

reg q1,q2,d,clkout;
always @(posedge clk)
if(!d)
q1<=1'b1;
else
q1<=~q1;
always @(negedge clk)
if(!d)
q2<=1'b1;
else
q2<=~q2;

always@(q1 or q2)
d<=q1&q2;

always @(posedge d)
clkout<=~clkout;


endmodule

wshcy

学习了，呵呵[em12]

yzl025

也不是很方便吗？你这是要1/2占空比吗？
要不利用计数器的思想很容易实现三分频，不光三分频，N分频都可以举一反三。
如：5分频
module div_5(clk_in,clk_out,reset);
^^^^^^^^^^^^
^^^^^^^^^^^
^^^^^^^^^^^   // 省略
always @(posedge clk_in)                                    
begin
   if (!reset)
   count=0;
   else
      begin
      if (count<（5-1）)
       count=count+1;
      else
       count=0;
      end
    clk_out=count[3];
end
endmodule