請教信號完整性中信號反射問題

hongyun

高速PCB Layout中，涉及到信號完整性時往往談到阻抗匹配、高頻信號傳輸輿反射問題。如果說高頻信號在PCB走線(trace)上是以電磁波的形式傳輸的，那么與此同時低頻信號又是怎樣傳輸的呢？假設高頻信號傳輸時,如果將trace當作是理想的導體，無論其長度多少(假設300000km)，激勵端(源端)輿響應端(負載端)的信號是同步呢？還是負載端要延遲1秒到達？為什么？如果所謂阻抗不匹配，信號的反射該如何理解？反射的機理是如何的？
    由于剛涉足高頻layout領域，以上問題非常困擾，還希望各位大俠不吝賜教!

lanlan

<P> 传输线:<P>    PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。</P><P>反射信号:</P><P>　　如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。 <P>    反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。</P>[br]<p align=right><font color=red>+3 RD币</font></p>

lanlan

传输线:
    PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。
反射信号:
　　如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
    反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。

mygoodplay

越来越发现需要学 的有 好多！！！！

loechase

楼主是做Layout的，建议去找点传输线方面的资料好好看看 这是基础啊 挺简单的哈

hihewifdsf

very good, thank you very much!