这样的信号关系应该怎么描述

hhong

遇到这样一个问题，当en信号的下降沿来临时，开始对clk_en的上升沿计数，计数到一定时刻输出一定宽度的方波信号。

en信号是一个周期性的负脉冲，en和clk_en都是由时钟信号clk产生的。

我这样描述，在一个进程中将en和clk_en都作为敏感信号，然后用嵌套的if语句检测en下降沿和clk_en的上升沿，可是，这样在编译的时候总是出错。


我思考了下，感觉是两个敏感信号的沿可能不会同时到来所致，但是，像这样的信号关系应该怎么描述呢？


谢谢大侠！

wqhot

reg  [7:0]  count;
always@(posedge clk_en or negedge en)
  begin
    if(!en)
     count<=0;
    else
     count<=count+1'b1;
  end

hhong

谢谢，我对en用电平触发，在其有效的情况下，对clk_en的上升沿进行计数就行了！

再次谢谢大侠指点！