请教关于VHDL中Z 的问题

ROCHER

library ieee;
use ieee.std_logic_1164.all;
entity temp is
port(din:in std_logic;
     dout:out std_logic);
end entity;
architecture be of temp is
begin
process(din)
begin
if din='1'  then
dout<='0';
else
dout<='1';
end if;
end process;
end be;
上段程序仿真时，当din='Z'时，为什么dout不为1，而为未知的‘X'。要想din=’Z'时，dout为1，应该怎样修改程序？
小弟只是初学者，望给位大侠指教！

soshow

首先要确定是高阻状态，可以在硬件上加下拉电阻。