CPLD FPGA选型困惑

powerpan · 发表于 2008-1-21 22:25:11

需要做一个64D触发器的移位寄存器，输入3个脚，输出4个脚，但是却要用到100个管脚以上的CPLD（68个宏单元），现成的芯片速度又太慢，各位大虾还有什么建议？需要低成本高速的实现方法？

xiaaihua · 发表于 2008-1-25 11:42:28

[em02]

zxlconsen · 发表于 2008-2-3 11:58:10

不知道楼主什么意思，觉得这个设计资源消耗应该不大啊，CPLD怎么会不够呢

janlesion · 发表于 2009-4-2 11:27:01

以下是引用powerpan在2008-1-21 22:25:11的发言：
需要做一个64D触发器的移位寄存器，输入3个脚，输出4个脚，但是却要用到100个管脚以上的CPLD（68个宏单元），现成的芯片速度又太慢，各位大虾还有什么建议？需要低成本高速的实现方法？

你需要多高的速度啊？
本文来自：我爱研发网(52RD.com) 详细出处：http://www.52rd.com/bbs/post.asp?action=re&BoardID=95&replyID=265835&id=113419&star=1&reply=true

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