请教CPLD的分频设计,谢谢

382898252

刚刚接触这个,想问个思路
我有这样一个信号,频率是变化的比如在40K-100K之间变化,我想用CPLD
把频率降到原来的1/2或者1/4就可以,请大家给个思路好不,数字电路的知识都忘记的差不多了,惭愧

frankwang

用D type Flip-flop, 將輸出反相後拉回輸入端, 便可實現 1/2除頻, 串接多級便可實現(1/2)^n 的除頻

以下是VHDL範例

Freq_Div_Process : process(CLK_i)
begin
  if(rising_edge(CLK_i))then
   Freq_Div <= not Freq_Div;
  end if;
end process;

若除頻倍率不是2的n次方, 則用counter可實現