请教：用VERILOG语言如何描述64位计数器？？

richard96321 · 发表于 2007-11-14 14:17:49

我刚学不久，想做一个64位的计数器，我以为很简单，只需要定义一个64位的计数器，在每个时钟上沿加一次就可以了。但感觉又不是很妥，希望各位兄弟帮忙这需要考虑哪些因素呢？？

leiqiumgh · 发表于 2007-11-16 11:33:07

我也只是懂点皮毛，作的是个60位的计数器，我是定义了一个8位的二进制数，前4位代表十进制的十位，后4位代表十进制的个位，原理上应该差不多的吧！
只是要把最后结束的条件改下。

hzhdwdd · 发表于 2007-11-21 09:30:57

楼主什么意思啊？？？

ttmap · 发表于 2007-11-24 11:45:20

感觉又不是很妥,加点控制位就行了。64位的就是2的64次方，太大了吧？？[em01][em13]

17505 · 发表于 2007-11-27 22:28:20

要考虑到最大时钟频率，可以设置一个4位的计数器和一个60位的计数器组合成一个64位计数器，这样时钟频率也就跟上去了。

zxlconsen · 发表于 2007-11-28 10:49:55

不懂楼上的意思

FPGA_ASIC · 发表于 2007-12-2 22:20:00

暈。都是一堆DFF,多少有啥關系？
2的6次方為64，0~63計數.你是想設計這樣的吧？
有什么關係呢？
每一個時鐘沿減1或加1不就行了。。。有啥不妥的！這樣才是最妥的~！
如果有同步清零，異步清零及置數，加使能，減使能等一些其他功能也是同樣的設計方法。沒啥不妥的。just do it!!!

richard96321 · 发表于 2007-12-19 14:54:13

呵呵我是要做一个64位的计数器呀，不是6位的计数器。有没有人写过这样的代码呢？如果和普通的8位计数器一样考虑那倒是做过的。初次涉及这么大的计数器，有点晕，而输出才是32位的总线

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