verilog HDL和VHDL的区别！

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[讨论]verilog HDL和VHDL的区别！


许多新手都在问这个问题，这里我搜集了一些网友们的观点，仅供参考！
1、最近和朋友談到這個問題, 他們選的是 Verilog 原因是, IP 供應商大多提供 Verilog, 如果你的 Project 是由頭做到尾都自己來, 不用別人的 IP 那麼, 我想問題不大, 但如果你未來會開 ASIC 需要整合 IP 供應商的 IP 那麼建議你用 Verilog!
2、以前的一个说法是：在国外学界VHDL比较流行，在产业界Verilog比较流行。
3、说技术上有多大优势都是没什么意义的，有些东西也不是技术决定的，大家都觉得VHDL没前途，它就没有前途了。
4、 VHDL太陈腐了。Verilog2001标准刚推出来没两年，明年又要推出verilog2005标准了，现在草案都是第三稿了。再看看VHDL，一点发展动静都没有，怎么能跟得上时代的要求啊，怎么能做得了系统级概念设计、集成、仿真和验证啊
5、verilog适合算法级，rtl，逻辑级，门级，而vhdl适合特大型的系统级设计，，也就是在系统级抽象方面比verilog好
6、I know both languages equally well.When asked which one I prefer,I usually answer that I was asked the wrong question.The right question should be"Which one do I hate the least?"And the answer to that question is :"the one I'm not currently working with".
7、Verilog code 运行快，simulation performance 好，所以netlist都用verilog
VHDL package 比较好，但写得费事...
8、国内VHDL看到的更多一些，国外应该都是Verilog，你看看常见的这些EDA软件对Verilog的支持程度就知道了，如Modelsim、Debussy、Synplify、LDV。
从我的实践看，绝对是Verilog流行，当然，也可能是我孤陋寡闻了
选择哪个语言其实是跟你在哪个公司上班有关，公司用哪个你就得用哪个，如果你现在还没有上班，那你要看看你要应聘哪个公司，比如你应聘我们公司的话呢，那肯定就是Verilog了。
从电路设计上说，道理都是相通的，上手还是不成问题，不过从语言、语法的角度讲，差异还是很大的，要发挥语言、代码本身的全部功能、潜力，没有一两年的使用是不行的。
9、应该说随着IC设计的发展，用Verilog的越来越多，VHDL越来越少，我感觉这绝对是一个趋势。
其实语言本身是其次，重要的是你所在的团队、公司用的是什么。
你可能误解了，国内几个大公司IC设计都是用的Verilog，如huawei、中兴等
10、Verilog就像C
VHDL就像PASCAL
11、VHDL比较严谨，Verilog比较自由，初学还是用VHDL比较好，初学用Verilog会比较容易出错。
在国外，VHDL是本科课程，Verilog是研究生课程。
12、
以上观点来自网络，不代表本论坛和本人意见
我个人觉得，如果你C比较熟，还是学VERILOG比较快，容易上手。VHDL因为比较严谨，所以也显得繁琐。这个看看二者的描述代码就知道了。比如对输入输出口的定义：
VHDL:
<port_name> : inout std_logic_vector(31 downto 0);
VERILOG
inout [31:0] <port_name>
我一开始学的是VHDL，后来转到VERILOG 了，呵呵。感觉还是喜欢VERILOG多一点！
当然，青菜萝卜，各有所爱！用习惯了就好！