时钟信号线后串一个电容,这是为什么?

zhang11125

受教受教，感谢

schongux

以下是引用jamesbond在2007-9-17 23:30:53的发言：
1.串电容，会使OSC输出到目的端的VPP损失至少一半（1/2 VTXO)，也就是驱动能力不足，并且不会抑制反射，没任何好处
2.并电容，会同样使VPP降低，相当与加大LOAD CAPACITY，可能会抑制一些高频EMI，但并不是解决EMI问题的KEYPOINT
3.串电阻，CLK相当于一根发射信号线，当走线过长时其与地的寄生电容会降低对地阻抗并使源端CLK与延迟的反射waveform叠加，眼图虚化，通常串吸收电阻（匹配驱动阻抗）并靠近TX端（源端）尽量减少天线效应辐射损失的驱动功率对应的Trace Length
<p align=right><font color=red>+3 RD币</font></p>

画等效电路的时候，谁都知道对于直流信号，电容为开路，对于交流信号，电容为短路，那么：

1、串电容：电容肯定都是可以隔直的，而且为了安全起见都是用一个比较大的电容隔直，一般1000p以上，我觉得这个没有什么可讨论的。但是根据容值大小，对于不同的交流信号，是有不同作用的：大容值的电容是有滤波作用的，主要是去除低频分量，对于10M的信号而言，串1000p的电容根本就没有什么损耗，我不明白为什么你说VPP会有损失，还有什么驱动能力不足，这些根本没有依据，除非你用很小的电容，你去给10M串一个1000p的电容试试，如果按你说的VPP至少损失一半，那么在频谱仪上就损失3db，咋可能呢；当然对于小电容（比如30p），信号损失是必然的，但是却有一个隔离的好处，如果是做滤波器，小电容的用处就多了。

2、并电容是去交流分量，常见的是去耦电容，一般一个容值大（1u以上）的去低频分量，一个容值小（0.1u以下）的去高频分量，如果谁给信号线上并一个电容到底，那信号就全跑地上了，那可真是吃饱了撑的，没有传输全分到地上了。不明白你说的加大负载电容的说法，如果是在信号线上并一个小电容，到有改变感性到容性的可能，增加传输中的匹配，但是信号的损失是肯定的，所以一般并大电容都是给电源用的，小电容给信号用。

3、串电阻增加一定的隔离，但是有衰减，其实PI网比单电阻更有效。至于信号串扰是另一回事，看你的CLK信号有多高频率和功率，如果按你说的有天线效应，那就整版全放电阻来减少效应吧，我看信号全衰减了也不用干活了

lenchothus

串电阻，用来吸收高频信号反射回来的信号，离receiver近比较好
本文来自：我爱研发网(52RD.com) 详细出处：http://www.52rd.com/bbs/Detail_RD.BBS_85818_77_1_1.html

更正：串联电阻的位置是放在源端，不是接收端！

sheen

以下是引用xgwen在2007-8-2 12:37:02的发言：
ZHEGE, 我今天也碰到这个问题，我的理解是这样的：
并一个电容（常常是预留）用来滤波，让clk信号干净一些；
串一个电容，用来隔直流，去掉clk线上的偏移电压；
串一个电阻，用来吸收高频clk信号反射回来的信号，而且这个电阻离接受端越近越好。
<p align=right><font color=red>+3 RD币</font></p>

我觉得串的那个电阻应该离驱动端越看近越好,因为刚从驱动端出的的时钟信号
对外界的电磁干扰是非常大的,要是一出来就给串联一个适当阻值的电阻就能有
效的减小对外界的EMI,但是这个阻值的大小是不能随便确定的,太小了就达不到
那种效果,太大了会导致时钟脉冲波形的畸变.

chris_00008

xuexile [em08]

libsuo

很多高人啊，看了只明白串电阻的原理，串电容还是有点迷糊，看来要多看几遍，再好好研究下[em12]

yingzidove

同意9楼的说法

chary224

大家可以看到时钟由于频率高,在波形上会表现为过冲或下冲和振铃,一般串个几十欧姆电阻在源端,另外在接收可加个小电容到地,可以起到平滑波形的作用.  选用原则:RC <<T ,比方说CPUCLK输出时接22 OHM ,然后加电容15PF.

wang520880

个人认为在信号线上串一个电容，隔直只是其中一个作用，在电容的选择上也需要根据频率来选择电容的容值，每种不同容值和封装电容都有一个谐振点，所以要通过的频率应该在电容的谐振点附近，这样在高频下阻值才会最小。

summersmiler

以下是引用jamesbond在2007-9-17 23:30:53的发言：
1.串电容，会使OSC输出到目的端的VPP损失至少一半（1/2 VTXO)，也就是驱动能力不足，并且不会抑制反射，没任何好处
2.并电容，会同样使VPP降低，相当与加大LOAD CAPACITY，可能会抑制一些高频EMI，但并不是解决EMI问题的KEYPOINT
3.串电阻，CLK相当于一根发射信号线，当走线过长时其与地的寄生电容会降低对地阻抗并使源端CLK与延迟的反射waveform叠加，眼图虚化，通常串吸收电阻（匹配驱动阻抗）并靠近TX端（源端）尽量减少天线效应辐射损失的驱动功率对应的Trace Length

电容有容抗，一般相对于交流信号来讲的，在这里，就是只OSC信号，电容大小的不同，以及OSC的频率不同，在电容上的容抗是不同的，所以你能观察到VPP减少了，因为被电容占用了，这和电阻分压是一个意思，只不过一个是直流，一个是交流。。。
好处应该还是有的，我所能想到的就是去除信号中的直流分量，只留下交流分量

chenzhuiori

对于滤波电容的值选者也是很讲究的，１０００ＰＦ，明显是用来滤除高频杂讯干扰，像４．７ＵＦ／１０ＵＦ，都用在电源部分的滤波，主要电源部分的杂讯频率不高一般５０ＨＺ～几百ＨＺ．所以从选电容来看是需要达到一个滤除什么样的干扰．电容的容值选择是很讲究的．同样电感也一样，一个滤交流成分，一个滤直流成分．看他的用途．来选择．说的不好请指出，互相交流．[em01]

xwlpt

学习了[em01]

airbox

提一个不同意见,该电容可能是用作交流耦合用的.ADI的26M时钟信号上也有这个1nF电容.该时钟是由transceiver芯片输出给BB芯片.测试该电容两端,源端transceiver端是个偏置为零的时钟信号.BB端是一个带直流偏置的时钟信号.如果该电容是隔直用的,那测试的结果应该是倒过来.个人理解BB芯片里应该有对该信号进行放大的线路.该直流偏置应该是该放大器的输入偏置电平以使该放大器有个合适的静态工作点.
LZ可以测试下该电容两端电平.看看是不是我所说的.

zl_20080407

以下是引用xinyuelang在2007-8-4 11:43:32的发言：
串电容，隔直通交，去掉信号线上的支流成分
并电容，用来滤波。让信号更干净
串电阻，用来吸收高频信号反射回来的信号，离receiver近比较好
<p align=right><font color=red>+1 RD币</font></p>

对于楼上的回答还是有一点疑惑还望赐教，串电阻，用来吸收高频信号反射回来的信号，这里说得信号指的是从Driver反射回的？如果是的话那就有问题了，我记得看过一些资料，一般互联线都会在Driver处加上一个电阻主要用来吸收从receiver反射回的信号。不知这两种说法怎么理解？还望大虾赐教[em13]

night0302

将时钟上串接电阻,以消除反射引起的振铃效应.
理论上,高速信号都应当串接这样的匹配电阻,但实际上由于PCB面积有限,所以不得已去掉[/COLOR]

reflecter

52RD里还是有很多理论、实践都强的牛人的，支持下，以后多来

tkggihgu

耦合电容

xzhhong

不同的接法，其的作用不同。
要根据接收的电路的特性来决定

kane_zhang

主要作用是隔直

qingcai

好好学习，天天向上