请教怎样用verilog 写6位的计数器

jayyb221

各位高人，本人急需用verilog 写6位的计数器的代码。请大家帮帮忙！！
感激不尽！！！
谢谢

teuton

reg [5:0] counter;
reg clk;
reg rst;
always @(posedge clk or negedge rst)
begin
    if (rst==0)
      begin
          counter =6'b000000;
    end
  else
    begin
        counter =counter +1;
   end
end

很久没写了，大概就是这样，你去查语法吧。

jayyb221

谢谢了