大侠们，帮小弟看下这个VERILOG程序为什么有问题？

fm007 · 发表于 2007-7-16 10:49:23

大侠们，帮小弟看下这个VERILOG程序为什么有问题？

如下，很简单，但是就是出不来结果，仿真的覆盖率也是0.00%，应该在datain发生变化时，dataout应该回变化啊？

module pskcontrol(datain,dataout);
output [4:0]dataout;
input datain;
reg [4:0]dataout;
always@(datain)
begin
if(dataout<=0)
dataout<=16;
else
dataout<=0;
end
endmodule

dragon2002 · 发表于 2007-7-19 14:26:44

if(dataout<=0)????

noami · 发表于 2007-7-19 17:06:11

if(dataout<=0)应该改成if(dataout==1'b0)

aleilee · 发表于 2007-7-20 14:29:18

首先不能用阻塞赋值，
另外科综合风格的数值，负值注意换算成补码

ancai1982 · 发表于 2007-7-26 15:10:07

if(dataout<=0)
这句话是什么意思啊，问题出在这里吧

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