求教:如何做阻抗匹配?

proe

求教:如何做阻抗匹配?

Junntapeng

用polar软件来算，设计到制作pcb是工厂提供Er（介电常数）[br]<p align=right><font color=red>+1 RD币</font></p>

huimyself

阻抗匹配的研究
在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才
能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需
要匹配，采用什么方式的匹配，为什么采用这种方式。
例如：差分的匹配多数采用终端的匹配；时钟采用源段匹配；
1、 串联终端匹配
  串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射.
串联终端匹配后的信号传输具有以下特点：
A 由于串联匹配电阻的作用，驱动信号传播时以其幅度的50％向负载端传播；
B 信号在负载端的反射系数接近＋1，因此反射信号的幅度接近原始信号幅度的50％。
C 反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同；
D 负载端反射信号向源端传播，到达源端后被匹配电阻吸收；？
E 反射信号到达源端后，源端驱动电流降为0，直到下一次信号传输。
    相对并联匹配来说，串联匹配不要求信号驱动器具有很大的电流驱动能力。选择串联终端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37&#8486;，在高电平时典型的输出阻抗为45&#8486;；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。
  链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。否则，接到传输线中间的负载接受到的波形就会象图3.2.5中C点的电压波形一样。可以看出，有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号处在不定逻辑状态，信号的噪声容限很低。串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗；而且只需要一个电阻元件。
2、 并联终端匹配
    并联终端匹配的理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。
并联终端匹配后的信号传输具有以下特点：
A 驱动信号近似以满幅度沿传输线传播；
B 所有的反射都被匹配电阻吸收；
C 负载端接受到的信号幅度与源端发送的信号幅度近似相同。
    在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50&#8486;，则R值为50&#8486;。如果信号的高电平为5V，则信号的静态电流将达到100mA。由于典型的TTL或CMOS电路的驱动能力很小，这种单电阻的并联匹配方式很少出现在这些电路中。双电阻形式的并联匹配，也被称作戴维南终端匹配，要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联值与传输线的特征阻抗相匹配，每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力，两个电阻值的选择必须遵循三个原则：
⑴． 两电阻的并联值与传输线的特征阻抗相等；
⑵． 与电源连接的电阻值不能太小，以免信号为低电平时驱动电流过大；
⑶． 与地连接的电阻值不能太小，以免信号为高电平时驱动电流过大。
    并联终端匹配优点是简单易行；显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关？；双电阻方式则无论信号是高电平还是低电平都有直流功耗。因而不适用于电池供电系统等对功耗要求高的系统。另外，单电阻方式由于驱动能力问题在一般的TTL、CMOS系统中没有应用，而双电阻方式需要两个元件，这就对PCB的板面积提出了要求，因此不适合用于高密度印刷电路板。
当然还有：AC终端匹配； 基于二极管的电压钳位等匹配方式

longyi

楼上所说的只是数字信号里面有关信号完整性的概念。RF方面的阻抗配平才是难点。

haha336

学习中

aquasnake

<DIV class=quote><B>以下是引用<I>Junntapeng</I>在2007-5-28 16:19:59的发言：</B>
用polar软件来算，设计到制作pcb是工厂提供Er（介电常数）</DIV>


事实上，通过PCB走线的寄生阻抗来达到预期，是不精确与生产一致性不能保证的
我更倾向于route尽量走宽以减少ESR，并用实际元件（串电感，并电容）来达到精度比较高的要求
所以，如果期望PCB走线来完成，那么对于LAYOUT工程师的经验，是要求比较高的。好的设计在于logic schematic源头就通过component来保证，并不是用PCB来走出来，这样适应性与可靠性都会上一个层次[br]<p align=right><font color=red>+3 RD币</font></p>

aquasnake

其实，在走RF Transmit线时（PA至 RF Conn），很多人以为用polar（或其他传输线仿真软件）计算线宽就OK了，其实仿真只是让你看下大概，并不是实际的情况，实际过程中，RF 50 Ohm Transmit线过电流还是满大的，温度对于其PCB电介质的介电常数也是有改变的，其他还有湿度、机械压力、氧化等物理化学的环境影响。如果用软件算，通常线宽大概只有5~8mil而已，这样过分细的RF线对于环境的敏感度就成倍上升，带来的问题就是Calibration的一致性不好。

所以，仿真只是参考，并不能作为设计中的依据！[br]<p align=right><font color=red>+3 RD币</font></p>

lyb1027

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