Verilog-A 原版教程

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【文件名】:07422@52RD_verilog-a-lrm-1-0(1).pdf
【格　式】:pdf
【大　小】:278K
【简　介】:Verilog HDL是VHDL的原型，而Verilog-A HDL则是Verilog HDL 的模拟版本，它除了继承Verilog HDL的语义语法之外，还为模拟电路芯片的系统级和行为级设计提供了更为合适的手段。我个人认为它是继SPICE电路设计语言之后更为强大的模拟电路设计工具。
【目　录】:This document contains the following chapters:
1. Verilog-A HDL Overview
2. Lexical Tokens
3. Data Types
4. Expressions
5. Signals
6. Analog Behavior
7. Hierarchical Structures
INDEX：
A. Scheduling Semantics
B. Open Issues
C. Syntax
D. Keywords
E. System Tasks and Functions
F. Compiler Directives
G. Standard Definitions
H. Glossary