问一个弱问题（关于测试文件）

syvar

////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:   15:38:43 10/24/2006
// Design Name:   mpsk
// Module Name:   test.v
// Project Name:  test4
// Target Device:  
// Tool versions:  
// Description:
//
// Verilog Test Fixture created by ISE for module: mpsk
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_v;
// Inputs
reg clk;
reg start;
reg datein;
// Outputs
wire dateout;
// Instantiate the Unit Under Test (UUT)
mpsk uut (
  .clk(clk),
  .start(start),
  .datein(datein),
  .dateout(dateout)
);
initial begin
  // Initialize Inputs
  clk = 0;
  start = 0;
  datein = 0;
  // Wait 100 ns for global reset to finish
   
    always #10 clk=~clk;
     //上面这句话编译时为啥会报错？我的modelsim版本是6.1b，软件装的有问题，还是出弱智错误了
  //# ** Error: G:/cyProject/test4/test.v(51): near "always": syntax error, unexpected "always"

// Add stimulus here
   #10 start<=1;
   #60  datein<=1;
   #40  datein<=0 ;
   #20  datein<=1;
   #40  datein<=0;   
end   
      
endmodule

syvar

`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:   15:38:43 10/24/2006
// Design Name:   mpsk
// Module Name:   test.v
// Project Name:  test4
// Target Device:  
// Tool versions:  
// Description:
//
// Verilog Test Fixture created by ISE for module: mpsk
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////

module test_v;

        // Inputs
        reg clk;
        reg start;
        reg datein;

        // Outputs
        wire dateout;

        // Instantiate the Unit Under Test (UUT)
        mpsk uut (
                .clk(clk),
                .start(start),
                .datein(datein),
                .dateout(dateout)
        );

        initial begin
                // Initialize Inputs
                clk = 0;
                start = 0;
                datein = 0;

                // Wait 100 ns for global reset to finish
          
    always #10 clk=~clk;
//上面这句话编译时为啥会报错？我的modelsim版本是6.1b，软件装的有问题，还是出弱智错误了
  //# ** Error: G:/cyProject/test4/test.v(51): near "always": syntax error, unexpected "always"[/COLOR]

      //
                // Add stimulus here
          #10 start<=1;
          #60  datein<=1;
          #40  datein<=0 ;
          #20  datein<=1;
          #40  datein<=0;   
        end   
      
endmodule