求教！

chenquan

写了一段verilog，如下：
module zhengxing (CLK,Jb_in,zx_out);
input CLK,Jb_in;
output zx_out;
reg zx_out;
reg count;
always@(posedge CLK)
begin
count<=count+1;
if(Jb_in==0)
begin
if(count==9'd496) //24us计时
count<=0;
end
case(count) //判断
9'd0: zx_out<=1;
9'd432: zx_out<=0;
default: zx_out<=zx_out;
endcase
end
endmodule
仿真时提示：case item expression is ignored because it never applies
即无法让zx_out置0，请问程序上有什么问题？高手帮忙看看～

chenquan

已解决，犯了一个很弱智的错误～

hanbing81

没定义count 的位宽，默认为1位。