SDRAM CIK 諧波耦合到主IC +3.3V POWER DEBUG 請教

小之未

??

??我修改的由SDRAMCIK帶出來的諧波601MHZ,720MHZ耦合到主IC的POWER,over5db,

??怎么去DEBUG.

??都是一個+3.3VPOWER,但是感覺應該的場耦合過來﹐并非由于線的傳導過來的。

??debug需要做什么修改一些思路

??其中有在SDRAMCIK上100ohm電阻，發現可以下降，但是考慮到影響電子硬件燒機或者功能不穩定，所以不允許這麼修改。

??麻煩大鳥，老鳥們們多指教!!!

??

fenwang_008

等待大侠出马~[em02]

jeffsteven

Could you give me the gerber file and tell me the where SDRAM clock source is
Maybe I can help to find root cause.

zqyy

最好改板，注意时钟线用地包住，电源线也注意隔离。如果实在不能改板，注意选一些LOW ESR的陶瓷电容，容值4.7UF，0.1UF，0.01UF。如果可以的话，在电源上串个磁珠会有比较好的效果。

个人认为首选Low ESL的陶瓷电容，ESR的影响不明显[/COLOR]

[此贴子已经被lylixiao于2006-10-19 14:13:34编辑过]

小之未

我使用的是0603size的電阻，所以其為1.6mm的陶瓷電容。其使用上面的電容可能太大，我會try一下，等最後ok，我會告之結果。謝謝[/COLOR][em07][/COLOR][br]<p align=right><font color=red>+1 RD币</font></p>

jeffsteven

first I want to know your SDRAM clk frequency and your EMI fail frequence.So far,I have some idea
1. Add bead  replace to 0603 100 resister
    but some bead will cause your system work fail.you must test and make sure function if O.K.
2. Low ESR bypass and bulk cap on  Power input of I.C.
3. Add the common choke or bead on main Power trace
4. check your layout on SDRAM Clock trace
    check  if trace route have the unique reference ground plane ,
     don't arcoss different power / ground plane. this is clock radiation source.
     don't change clk reference plane from gound plane to power plane or other signal layer.
+3RD币

[此贴子已经被Bug于2006-10-25 12:31:38编辑过]

kakaci

呵呵，英语不错嘛。不过是中国式英语哈
[em02]

CMOS集成电路

时钟线如果是RC滤波形式的话，那我建议你改为源端端接。
时钟线改短。哪怕把其他的线改长些。[br]<p align=right><font color=red>+1 RD币</font></p>

小之未

最后改善為﹐加大了主IC GND 和 SDRAM GND pin的連接﹐打via.
對和sdram的+3.3v給其他的電路用是﹐找個干淨GND 做47p+0.01uf的濾波電容﹐size為0603的.[/COLOR][em01][br]<p align=right><font color=red>+3 RD币</font></p>

russot

1，电源去耦，用100pF NPO的0402电容加在IC的供电脚与GND脚间。
2，用GND作映像板
3，正确的端接与走线阻抗连续性控制