几种寄存器的设计

jefffree

寄存器的设计

源程序：
library ieee;
usr ieee.std_logic_1164.all;
entity jcq is
   port(clk:in std_logic;
      r:in std_logic;
      d:in std_logic_vector(3 dowmto 0);
      q:out std_logic_vector(3 downto 0);
end jcq;
architecture rtl lf jcq is
signal q_temp:std_logic_vecter(3 dowmto 0);
begin
process(clk,r)
begin
  if(r='1')then
  q_temp<="0000";
  elsif(clk'event and clk='1')then
     q_temp<=d;
   end if;
q<=q_temp;
end process;
end rtl;

【文件名】:06911@52RD_第四章节 时序逻辑电路.rar
【格　式】:rar
【大　小】:26K
【简　介】:
【目　录】:
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jjy1234

骗人的，从书上截下一个章节，没啥东东，大家不要上当