专题讨论：SDRAM 时钟线、数据线、地址线、控制线走线原则问题

seanhuang · 发表于 2006-12-15 15:20:00

在数据线和地址线做些阻抗匹配各串一电阻进去请问这电阻是放在主芯片这里还是放到其它地方如FLASH SDRAM那边
----------两边都可以

lcYFL13 · 发表于 2006-12-16 17:01:00

学习中

solove100 · 发表于 2006-12-18 21:09:00

好好学习,天天向上

sleepingcat · 发表于 2006-12-19 13:41:00

最好采用仿真确定拓扑结构。

Rtiger · 发表于 2006-12-30 22:23:00

新人来说说说我的经验
目前最常用的是ＤＤＲ和ＤＤＲ２，两者的ｌａｙｏｕｔ要求比较相似。
ＤＤＲ：地址控制线的要求不会很严格，拓扑上分叉也不用很多。一般来说与时钟线大致等长即可，这个可以通过时需计算来初步确定。然后根据所带的ＤＤＲ颗粒数进行时序验证，四片以上会需要验证。
数据线相对来说会严格一些，ＤＱ、ＤＱＳ，ＣＬＫ等长的要求很常见，这也是通过时序计算来确定的，由于是点对点，所以不需要时序验证。

而匹配电阻的放置是根据芯片来定的，地址、控制线的基本上是靠近控制器，数据线的可能靠近控制器，也坑能靠近ＤＤＲ颗粒。

ＤＤＲ２：颗粒小于４片的话分一叉即可，时序计算与ＤＤＲ类似。不过一般来说ＤＤＲ２的频率都要达到５３３，所以时序裕量相对ＤＤＲ会小很多。如果颗粒很多，拓扑就很复杂了，等长控制上也要严格很多，并要进行严格的时序验证。１６篇以上的颗粒会严重影响ｂｕｆｆｅｒ　ｄｅｌａｙ。

ＤＱ、ＤＱＳ、ｃｌｋ等长即可，内部存在ｏｄｔ，所以一般不需要匹配。

ＤＱ，ＡＤＤ，ＣＴＬ线都可能需要ＶＴＴ上拉。

说个事实，就是一般来说地址，控制，数据，ｄｑｓ都和ｃｌｋ等长就不会出问题，所以现在的布线规格很多人图省事，就直接定成所有线等长，导致ｌａｙｏｕｔ很不爽　

[em10]

qings · 发表于 2007-1-9 11:11:00

<DIV class=quote>......................BR>说个事实，就是一般来说地址，控制，数据，ｄｑｓ都和ｃｌｋ等长就不会出问题，所以现在的布线规格很多人图省事，就直接定成所有线等长，导致ｌａｙｏｕｔ很不爽　

[em10]
</DIV>

说的没错，这样子做过于保守了~~`他们想省事，我们却很难做好呵呵

LB0577 · 发表于 2007-1-11 22:41:00

搞ｌａｙｏｕｔ很不爽，累死，没有说你好。
好象都认为ｌａｙｏｕｔ没有技术含量的。
经过上述DX们讨论，学习了不少。。[em01]

xiaohaozi · 发表于 2007-2-12 15:33:00

pads中怎么看等长呀是看网络的ROUTED 还是delay

jwc_210 · 发表于 2007-3-8 15:40:00

Thanks!

zyfeng · 发表于 2007-3-10 13:42:00

用蛇型线可以解决数据线、地址线的问题！！！！！！！！！！ [em08]

chinawml · 发表于 2007-4-3 19:29:00

<DIV class=quote><B>以下是引用<I>youngbird</I>在2006-9-10 17:39:00的发言：</B>

所有信号线等长（严格来说，应该是等时延）都是基于时序的要求，在时序裕度比较大，或低速率的时序，当然无所谓。
但当DDR2发展到667MHz的信号速率时，你就不得不考虑了。
理论上，PCB不需要布等长也可以，但时序裕度就可能很小，系统的不稳定性就增加。也许不少人在设计电路时都会碰到死机的问题，大多数硬件工程师会认为那是软件的问题。事实上，很多情况可能是硬件的问题。
数据线等长、地址线等长是一般要求，控制信号可以不等长，但需要在Memory Controller的设置上要根据具体的硬件设计来作一定的调整。
论坛上，还是初学者比较多。讨论的深度还是很受限的。哎……</DIV>

可否请教一下，是否等长取决于传输信号本身的频率？
或者，当频率高到一定程度，其信号波长与布线长度可比时，布线的长度才是一个严重的问题？

xuthus · 发表于 2007-4-18 18:04:00

[所有信号线等长（严格来说，应该是等时延）都是基于时序的要求，在时序裕度比较大，或低速率的时序，当然无所谓。
但当DDR2发展到667MHz的信号速率时，你就不得不考虑了。
理论上，PCB不需要布等长也可以，但时序裕度就可能很小，系统的不稳定性就增加。也许不少人在设计电路时都会碰到死机的问题，大多数硬件工程师会认为那是软件的问题。事实上，很多情况可能是硬件的问题。
数据线等长、地址线等长是一般要求，控制信号可以不等长，但需要在Memory Controller的设置上要根据具体的硬件设计来作一定的调整。
论坛上，还是初学者比较多。讨论的深度还是很受限的。哎……QUOTE][/QUOTE]

我觉的当然我们希望是全部的走线阻抗匹配，长度相等。这样有最高的信号质量。但是很多情况下是做不到的。尤其现在很多PCB的面积很小，要做到是很困难的。现在手机主频大多在100MHZ左右， SDRAM的走线可以保证数据线优先等长。
除非LZ是神仙，可以在任何情况下，任何时钟频率下都能做到等长。我相信，即使LZ也是做不到的，只能说说而已。不相信的话，可以看看流行的手机的PCB布线。

zhou · 发表于 2007-4-20 11:57:00

主芯片處

killer0627 · 发表于 2007-5-4 17:28:00

有时会用到蛇行走线[em01]

tina_whj · 发表于 2007-5-25 23:47:00

学到了很多知识 [em03]

ming688 · 发表于 2007-6-14 10:58:00

信号线等长的走法,使用蛇形走线.要注意如下:S>=3H
S 走线平行部分的间距
H 信号走线在地参考平面上的高度.

xinghong3208 · 发表于 2007-6-25 11:45:00

我在画SDRAM的数据线时也很难保证数据线等长、地址线等长,因其PIN脚分布不均匀,不好控制啊

aleilee · 发表于 2007-6-28 11:52:00

CPU与SDRAM之间区域很紧张，已经不允许加终端电阻匹配的情况下，该如何做阻抗匹配呢？

judy9228 · 发表于 2007-7-9 19:38:00

对不起，打扰各位大侠了，因太急，所以借一下宝地

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[em01][em05]

ee_wyp · 发表于 2007-7-18 09:38:00

长见识了[em01]

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