专题讨论：SDRAM 时钟线、数据线、地址线、控制线走线原则问题

sj-1022 · 发表于 2006-9-26 22:54:00

主要还是看ＳＤＲＡＭ的频率能跑多高了！尽量做到地址线等长，和数据线等长，我们在计算等长时分别算主芯片到匹配电阻的长度和匹配电阻到ＳＤＲＡＭ的长度并且要算过孔数（将过孔大致折算成线长），然后将总长度算出，再做等长匹配．如果有多块ＳＤＲＡＭ的话，地址线尽量走Ｔ型线，数据线尽量等长，芯片应该都能跑起来的．我做的ＤＶＤ板，ＳＤＲＡＭ基本都不走等长（因为频率基本上是１０８Ｍ，和１３３Ｍ的芯片，呵呵[em08][em08][em08]），实在看不过去的线就绕一下，相差不是很悬殊的就没问题，都能跑起来的！我做的好几块板子都正常运作；不过ＤＤＲ的就不能大意了．要计算后再绕．重在布局，布局合理会省很大的事，呵呵！以上纯属个人之见，[em02][em02][em02]，以上纯属个人之见

kolong · 发表于 2006-10-2 16:24:00

等長的意義就是要做到阻抗匹配...
速度慢還沒什麼關係..
速度一快...沒有做到阻抗匹配...
當機當到你會瘋掉....[em11]

braver · 发表于 2006-10-9 16:59:00

等長的意義就是要做到阻抗匹配...???

我以前算过setup/hold ,好像125M的信号怎么布都可以。
当然指时序。
但signal integriety的影响我就不知了

pengcs2000 · 发表于 2006-10-11 12:37:00

等长是为了满足数据的时序要求，即要保证数据在任何一个接受端的建立保持时间，而不是为了阻抗匹配的原因．
楼上说的１２５Ｍ的信号怎么布都可以，我看未必．很多单板往往有这样的问题，当我们在常温时工作的比较可靠，但一旦做环境实验的时候，就存在数据错误等现象．这些现象往往是由于设计时时序比较紧张，往往在设计的时候我们要求在其他条件允许的情况下，尽可能的让时序的裕度设计的较宽．

lisa0925 · 发表于 2006-10-21 09:23:00

我现在用的cpu 是三星的2440，sdrm也是三星的，时钟频率133MHZ，
请问数据线等长控制在什么范围内呢？我控制在+/-25mil，老大说不可以，还有那些控制线要和谁等长啊？是数据线和地址线吗？我觉得不可能啊.我画好的板子让我们老大拿去吧设计规则一改，全是错误，因为他将数据线，地址线，和控制线，时钟线的长度全部设置成一样的，我看了都晕了，有这样的必要吗？还有我用两个sdram，cpu到两个sdram 的时钟线有必要保证等长吗？时钟线不是越短越好吗？难道为了保证等长还要将时钟线走蛇性线？还有同一组data线不可以平行走的太长吗？以前的老大和现在的老大讲的怎么差距那么大？以前做过同样的板子，好像都不是这样，现在我都不知到怎么做是对的了[em03]

jpengfei · 发表于 2006-10-28 21:25:00

学习到了不少东西[em01]

眯喜眯喜 · 发表于 2006-11-2 09:56:00

看到讨论得这么热闹，我也说两句：
我在处理这方面电路的时候，一般是先随便跑一遍，在布线后做一下时序仿真，看一下margin有多少，再做调整。
我同意上面几个DX的意见，不仅应该考虑数据线之间的等长，最重要的还要看时序的匹配问题。当然，数据线等长的情况下容易达到时钟、控制信号的时序匹配。
当然应该考虑的是电长度了，在我设计的板卡中线长度和电长度的区别很大呢。

youngbird · 发表于 2006-11-2 23:33:00

我接手一个别人做的项目，更换了DDR SDRAM的厂家与型号后，比较容易死机。
经分析，就是地址线、数据线没有等长的原因，导致时序的裕度不够。
后来不得已，只能用Samsung与Micron的SDRAM。

后来又做一个DDR2的板子，地址线等长T形走线（有两片）、数据线等长处理，程序跑得很稳定。
当然，光等长是不行的，在走线时，所有数据线与地址线均使用同一个参考面，电源与端接电源的去耦做好。呵呵，只要这么做了，系统就是稳定，什么都不用担心。

另外，告诉大家：一般的SDRAM Controller都是可以调时序的，所以数据与地址线、时钟线不必等长，软件调好时序就可以（当然这些参数是可以计算的，可不要瞎调哦）

sdwfww725 · 发表于 2006-11-6 11:45:00

<DIV class=quote><B>以下是引用<I>leaf82318</I>在2006-9-21 13:11:00的发言：</B>
我最近布的一块板也有sdram，学习中
我用cadence做过上冲下冲的仿真，假如要跑到100m的话，不匹配上冲下冲很严重。
我现在做的这块板，数据线，地址线，控制线都不是一对一，点对点的，该怎么走线实在有点疑惑。
还有一个关于菊花链的疑惑，数据线从dsp出来，走成一把线，flash和sdram,fpga用过孔通过短截线（不超过200mil)与改组线相连, 这个是菊花链么？</DIV>

能给我一些关于仿真的资料吗，现在正在自学呢
邮箱sdwfww725@163.com

higeen · 发表于 2006-11-7 09:50:00

长见识了，以前没想得这么细

俺还想知道线长度和电长度之间是什么关系？线长度指物理走线的长度，电长度指信号在物理走线中的传输时间吗？

youngbird · 发表于 2006-11-15 22:41:00

<DIV class=quote><B>以下是引用<I>眯喜眯喜</I>在2006-11-2 9:56:00的发言：</B>
看到讨论得这么热闹，我也说两句：
我在处理这方面电路的时候，一般是先随便跑一遍，在布线后做一下时序仿真，看一下margin有多少，再做调整。
我同意上面几个DX的意见，不仅应该考虑数据线之间的等长，最重要的还要看时序的匹配问题。当然，数据线等长的情况下容易达到时钟、控制信号的时序匹配。
当然应该考虑的是电长度了，在我设计的板卡中线长度和电长度的区别很大呢。</DIV>

眯喜眯喜说的对，对于很多产品的设计，并没有人会花时间去做仿真，想做仿真也没有IBIS模型（很多主芯片就是没有）。所以您说的这条路行不通，布线及匹配还是得够经验与实测。
眯喜眯喜所说的电等长是关键，如果线走在外层与内层，物理等长与电等长会有不小的差别，一些PCB设计工具都可以支持计算电等长（也就是时延）的，并且可以设置约束规则，这样布起来也不难。

mwa · 发表于 2006-11-19 11:02:00

不错, 应该是
数据线走成等长, 地址线等长很少见, 控制线等长,

peter119 · 发表于 2006-11-23 14:21:00

问一下各位，你们SDRAM布线时是否会对数据线，地址线以及控制性进行特性阻抗的匹配（通过叠层设计来实现）

duanguoqian · 发表于 2006-11-24 18:20:00

等长在理论上是最好的，但是要做到这一点是不是太困难了；
请指教，
谢谢

swinfay · 发表于 2006-11-30 22:36:00

从实际测试的结果来看,"端接电阻"硬放在SDRAM这边比较好,因为CPU那端的信号很好.

swinfay · 发表于 2006-11-30 22:39:00

不错,支持!

chenrj118 · 发表于 2006-12-5 08:41:00

在走线过程中，我个人认为数据线和地址线要尽量分开，数据线要尽量走在一起，且要控制好它们之间的线间距（对于667MHz的速率，要适当加大它们之间的间距，最好要有完整的参考地，可在猪芯片和SDRAM之间各串一电阻（方便调整），对电磁兼容有好处）

笑书神侠 · 发表于 2006-12-9 15:18:00

不可能做到完全等长，在布局布线时ＳＤＲＡＭ尽量与ＣＰＵ靠近放一块即可满足大部份的要求

sp_candy · 发表于 2006-12-12 11:47:00

我没有做过那么复杂的，不过还是认为，尽量做到时间的延迟最小为好。

meiyp · 发表于 2006-12-13 11:17:00

我是个新手发表我的一点看法前面的前辈说的都很对还有一点就是看你用什么平台前几天我做了一个pixelworks方案的lcd-tv的板子要求高线长度的裕量比我所计算的裕量小几百倍。但以前用别的平台要求就低了

		自动登录	找回密码
密码			注册

[讨论] 专题讨论：SDRAM 时钟线、数据线、地址线、控制线走线原则问题