请教，关于对多位数据线(敏感信号线)的处理方法？

cuittao

请教，关于对多位数据线(敏感信号线)的处理方法？
1.module paratoserial(InData,InAddr);
2.input [15:0] InData;    //定义输入数据位
3.input [7:0] InAddr;     //定义输入地址位
4.
5.reg [15:0] MidData;     //定义输入数据位中间寄存器
6.reg [7:0] mInaddr; //定义输入地址位中间寄存器
7.
8.always @( InData ) //输入数据有变化时
9.begin
10. MidData = InData;
11. if(N)    //N条件满足，输入  
12. begin   //对输入地址位进行处理（用于选择/CS信号）
13.   mInaddr = InAddr;
14.          ....
15. end
16.end
17.endmodule
synplify pro综合提示：
Verilog Compiler warnings：
Line8.  Incomplete sensitivity list - assuming completeness
line13.  Referenced variable InAddr is not in sensitivity list  
提示意思容易理解，但是不知具体的处理如何？而且即使是一位一位地列出来也是不正确的，希望大侠指点，谢谢！