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SDRAM问题求教

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该用户从未签到

发表于 2014-5-17 11:09:00 | 显示全部楼层 |阅读模式
10RD币
现在有2颗32位SDRAM 组合成64位系统,线路如图,其中2颗SDRAM控制信号共用(除了片选cs),现在系统运行时,U3正常工作,U2运行时,会出现数据错误情况。走线部分都有做等长和阻抗匹配。

求教,这样问题可能出在什么地方。

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该用户从未签到

 楼主| 发表于 2014-5-17 11:48:08 | 显示全部楼层
没人吗
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 楼主| 发表于 2014-5-17 12:08:46 | 显示全部楼层
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 楼主| 发表于 2014-5-17 17:27:28 | 显示全部楼层
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 楼主| 发表于 2014-5-17 17:30:35 | 显示全部楼层
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该用户从未签到

发表于 2014-5-17 23:44:43 | 显示全部楼层
坐等大神                                 
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该用户从未签到

 楼主| 发表于 2014-5-19 11:17:46 | 显示全部楼层
求解·············
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签到天数: 30 天

[LV.5]常住居民I

发表于 2014-5-19 15:12:51 | 显示全部楼层
PCB走线中,是否有分叉线呢?
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签到天数: 4 天

[LV.2]偶尔看看I

发表于 2014-5-21 14:48:50 | 显示全部楼层
高32的和低32的UDQM、LDQM 是否接对....还有,确定是layout问题嘛,,,
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签到天数: 4 天

[LV.2]偶尔看看I

发表于 2014-5-21 14:49:25 | 显示全部楼层
如果解了,请楼主分享过程,,感谢~~
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签到天数: 1 天

[LV.1]初来乍到

发表于 2014-5-21 16:00:03 | 显示全部楼层
仔细对比一下U2和U3的原理图和pcb设计
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签到天数: 5 天

[LV.2]偶尔看看I

发表于 2014-5-22 11:06:47 | 显示全部楼层
路过顶贴
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[LV.1]初来乍到

发表于 2014-5-22 19:53:55 | 显示全部楼层
BANGDING
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签到天数: 10 天

[LV.3]偶尔看看II

发表于 2014-5-22 22:16:50 | 显示全部楼层
帮楼主顶。
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签到天数: 9 天

[LV.3]偶尔看看II

发表于 2014-5-23 16:22:58 | 显示全部楼层
PCB走线中,是否有分叉线呢?
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签到天数: 4 天

[LV.2]偶尔看看I

发表于 2014-5-24 14:04:49 | 显示全部楼层
降低频率试试
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签到天数: 8 天

[LV.3]偶尔看看II

发表于 2014-6-5 13:36:29 | 显示全部楼层
layout
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该用户从未签到

发表于 2014-7-6 13:35:56 | 显示全部楼层
本帖最后由 werner01 于 2014-7-6 13:37 编辑

楼主说的有些泛了。常常的Debug步奏:

1.检查原理图,原理设计不能错。同芯片Datasheet,厂家建议比较一下。
2.Layout 检查,包括网表比对,布线规则等。
3.测试结果分析。对于测试结果要有具体的分析,要分析出问题的方向。
4.Debug,通过一些手段帮助问题定位。
5.修改,验证。

现在楼主只给出了一个结果,具体问题很难说。这里我假设,楼主的原理图和layout都是OK的,因为我没有足够的信息来判定什么,我可以在测试方法上给出楼主建议:

1.测试一下时序,如果没有逻辑分析仪选择多路信号;可以用示波器,选择记录关键的信号(地位地址线一位,数据线一位,片选,读写信号,时钟等)进行时序比较。通常如果原理没有错误,可能是时序建立的时间不够引起的数据错误。

2.可以通过软件辅助定位,如果不是整个U2的4Byte数据错误,或者较低频度的出错,可以通过软件帮助定位到具体的数据线,或者地址线。

对于原理图,我有一点疑问,为什么片选使用两个?是要兼容32位读取吗?如果是,32位读取U2有问题吗?64位读取的时候,两个片选是不是同步的?
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签到天数: 9 天

[LV.3]偶尔看看II

发表于 2014-8-15 12:19:30 | 显示全部楼层
原理图也许错了,从现象上看 64位系统, 32位的设备, 要错开一位地址。
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该用户从未签到

发表于 2014-9-18 15:40:20 | 显示全部楼层
如果数据扩展。CS也要共用。
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