[求助]关于GPIO口电压与上拉问题

cluy · 发表于 2005-9-27 10:58:00

从CPU的GPIO口接出来的reset信号，低电平有效，我接了一个上拉电阻，上接电压为2.8V，但GPIO口电压是1.8V，这样会不会有问题？请各位指教

aestar · 发表于 2005-9-27 11:19:00

这个问题有意思。一般上拉的电压应该有个最高和最低限制的，对于GPIO口CMOS/Schmitt，过高的输入电压有可能会出问题。[br]+5 RD币

cluy · 发表于 2005-9-27 11:39:00

<DIV class=quote>以下是引用aestar在2005-9-27 11:19:07的发言：

这个问题有意思。
一般上拉的电压应该有个最高和最低限制的，对于GPIO口CMOS/Schmitt，过高的输入电压有可能会出问题。</DIV>

请问最高和最低限制应该如何限制啊？有没有什么方法确定下来？

cluy · 发表于 2005-9-27 16:52:00

哪位高手解答一下啊[em03][em04]

earlship · 发表于 2005-9-27 17:25:00

这样做电流会倒灌，时间长了会损坏GPIO口。建议你不要这样使用。[br]+3 RD币

caesarbbde · 发表于 2005-9-27 18:46:00

看似电流会倒灌，不过我从来没这么做过，也不知道会不会有问题。不如楼主先这么做看看，不行的话大家也长经验值了。如果有问题，就在多用一个三级管吧[br]+3 RD币

Scott · 发表于 2005-9-28 00:12:00

为什么不接到1.8V上呢？上拉电阻选得大点吧，10K的话低电平时灌入电流是0.28mA，高电平时是0.1mA，应该不会有损坏。[br]+5 RD币

paul2006 · 发表于 2005-9-30 12:46:00

使用一个阻值大的上拉电阻听起来好像很有用，但是会隐藏一个新的问题，那就是需要高电平的时候会有时序问题，也就是说还要看负载的特性。[br]+3 RD币

xuguojin · 发表于 2005-10-1 23:55:00

一般cpu的datasheet 会告诉其i/o口的电压以及输入电流范围,你还是仔细看看datasheet再做打算![br]+3 RD币

renyiwei · 发表于 2005-10-6 22:34:00

怕就怕这样的高电压会把CMOS的箝位二极管反向击穿了，另外需要考虑mos管的耐压能力[br]+3 RD币

tongange · 发表于 2005-10-7 08:44:00

不会有问题，reset信号不常用，另外cmos 电路 2.8v还是可以承受的，高低电平的判决，是0.7 vcc，没有问题。[br]+3 RD币

babybird · 发表于 2005-10-7 08:47:00

ＣＰＵ的供一般是按bank来分的，datasheet里面，一般都有好几个bank，每个bank的电源也都有范围。看你的电源怎么接。如果是1.8V的最后不要接2.8V，可能会出问题。[br]+3 RD币

sam99 · 发表于 2005-10-11 20:37:00

建议测试看看，如果使用了2.8V，我担心可能会产生倒灌，不仅仅是对GPIO口的倒灌，我担心会对给这个GPIO口提供电源的1.8v的LDO产生倒灌，可能会损坏内部的LDO，这样就会对其他的GPIO口产生影响。慎重使用阿。[br]+3 RD币

aestar · 发表于 2005-10-20 17:21:00

<DIV class=quote>以下是引用paul2006在2005-9-30 12:46:04的发言：
使用一个阻值大的上拉电阻听起来好像很有用，但是会隐藏一个新的问题，那就是需要高电平的时候会有时序问题，也就是说还要看负载的特性。

+3 RD币</DIV>

电阻应该只对电流有影响，请问对延时方面有什么影响？我看到别的设计有些上拉电阻用2.2K、4.7K的，请问上拉电阻值是如何选择的？
还有，看到一个FLASH原理图在复位线并联的电容上又串了一个51欧的电阻，请问这个电阻有何作用？谢谢

yuangq · 发表于 2005-10-21 08:35:00

接2.8V上拉，你把上拉电阻选大一点，虽存在潜在问题，但不大。至于说高电平的时序问题，可以在软件上延时一下，你可以做一下试验，估计应该没问题。另外，复位线上并电容串了一个51欧的电阻都是为了满足时序的要求，增加延时的。[br]+5 RD币

aestar · 发表于 2005-10-21 09:19:00

非常感谢yuangq 的解答，我想知道上拉电阻的阻值是不是应该有个计算公式，比如I2C总线上拉电阻就有最大值、最小值计算公式，不知道对其他芯片的控制脚是什么样的公式串联电阻的延时作用，其阻值又是按照什么公式计算出来的？

yuangq · 发表于 2005-10-24 10:06:00

上拉电阻：

1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，以提高输出的搞电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:

1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理[br]+5 RD币

飞翔鸟2G · 发表于 2005-10-24 12:28:00

可能会有问题！最好是用门电路把2.8和1.8分开！JTEAG的reset会有时候遇到这样的问题！

Angelkill · 发表于 2005-10-25 17:54:00

对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。
选上拉电阻时：
500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，责阻值可减小，保证下拉时能低于0.8V即可。
当输出高电平时，忽略管子的漏电流，两输入口需200uA
200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）
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esther730 · 发表于 2006-1-7 12:42:00

又学到好东西了。。。。多谢多谢。[em05]

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