组合逻辑设计的要点和练习

hellen

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【简　介】:
在前面九章学习的基础上， 通过本章十个阶段的练习，一定能逐步掌握Verilog HDL设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。有兴趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习，我们将在下一本书中介绍Verilog较高级的用法。

【目　录】:
练习一．简单的组合逻辑设计
练习二. 简单时序逻辑电路的设计
练习三. 利用条件语句实现较复杂的时序逻辑电路
练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别
练习五. 用always块实现较复杂的组合逻辑电路
练习六. 在Verilog HDL中使用函数
练习七. 在Verilog HDL中使用任务（task）
练习八. 利用有限状态机进行复杂时序逻辑的设计
练习九.利用状态机的嵌套实现层次结构化设计
练习十. 通过模块之间的调用实现自顶向下的设计

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