学好verilog的关键一步---阻塞和非阻塞赋值3

Vincentvan

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【简　介】:在Verilog语言最难弄明白的结构中“非阻塞赋值”要算一个。甚至是一些很有经验的工程师也不完全明白“非阻塞赋值”在仿真器（符合IEEE标准的）里是怎样被设定执行的，以及什么时候该用“非阻塞赋值”。这篇文章将介绍怎样设定“非阻塞赋值”和“阻塞赋值”，给出了重要的使得编码可以被正确地综合的编码指导方针，和避免仿真竞争的编码风格细节。
【目　录】:
1.0 介绍
2.0 Verilog 仿真竞争条件
3.0  阻塞赋值（blocking assignments）
4.0    非阻塞赋值（nonblocking assignments）
5.0 Verilog 编码指导仿真
6.0  层积事件列 （"stratified event queue"）
7.0 自触发always块
8.0 流水线建模
9.0 阻塞赋值 & 简单例子
10.0 为时序反馈建模 （Sequential feedback modeling）
11.0  组合逻辑―使用阻塞赋值（blocking assignment）
12.0 时序-组合混合逻辑建模：使用非阻塞赋值
13.0 其它混合“阻塞”与“非阻塞”赋值建模方针
14.0 对同一变量多处赋值（Multiple assignments to the same variable）
15.0 常见的“非阻塞”神话（外注：指与事实不符或严格说不正确的见解、想法）
16.0 最后注意：“nonblocking”的拼写