请请教Verilog中关于generate的用法。。

wknr

哪位牛人能帮我看一下下面的代码吗？小弟在此谢过了！！

其中delay是用IP核生成的一个延时，想把几级延时联起来，代码如下：

module test(
    input clk,
    input            [3:0] datain,
    output   [3:0]        dataout
    );
       
        wire        [3:0]        data[0:7];

        assign        datain=data[0];
        assign        dataout=data[7];

   genvar i;
   generate
      for (i=1; i < 8; i=i+1)
      begin: delay
                       
         delay  (
                .d(data[i-1]), // Bus [3 : 0]
                .clk(clk),
                .q(data)); // Bus [3 : 0]
      end
   endgenerate
               
endmodule

综合时提示“Could not find module/primitive <delay>.”

有人知道什么原因吗？

wknr

问题解决了，犯了一个低级错误。。例化时没写例化名称。。。
PS：有人告诉我怎么删除帖子吗？一直没找到。。