硕士论文--锁相环电路的设计及相位噪声分析

windylili

本论文设计了一个电荷泵锁相环电路，研究了其相位噪声特性并对该锁相环
行了详细的模拟。该锁相环主要用于MCU中的时钟产生模块，其输出的时钟
号占空比为50%，频率为128MHz，最高频率可以达到192MHz，可以满足在
速MCU系列集成电路的要求。
设计中采用了自顶向下的方法，对电荷泵锁相环电路从系统级开始研究，逐
过渡到晶体管级的模块的设计。首先，应用Matlba数学工具以及verligoA语
建立了锁相环系统的数学模型和行为级模型，对环路参数进行了优化。其次，
确定了模块的指标后，对每一个模块进行了详细的设计与模拟，包括基准源，
位频率探测器(PFD)，电荷泵(ChagrePump)，低通滤波器(LPF)，电压控
振荡器(VCO)和分频器(Divider)。然后，将模块组合成为系统后，分析了
统在不同的工艺、温度和电源电压下的工作情况，从模拟结果可以看出，各个
块以及整体锁相环电路的设计均达到了设计要求。最后，完成了版图的绘制与
证工作并已交付Fuondyr进行流片。
另一方面，本论文还对VCO以及锁相环系统相位噪声的基本理论进行了深
的研究，利用Hajimiri提出的vCO的相位噪声模型进行了预测，并与模拟结
进行了对比分析，此外还应用了周期性小信号的分析方法对锁相环系统的相位
声进行了模拟与分析。
本论文的研究成果对于锁相环电路中的模块级设计与系统级设计，尤其是相
噪声的分析与模拟均有很好的指导意义和参考价值。
键词:时钟产生锁相环电荷泵压控振荡器相位噪声

【文件名】:1017@52RD_锁相环电路的设计及相位噪声分析.part1.rar
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dragon1111

为什么我解压的文件看到的都是乱码………………

oncemore

是乱码，是真的吗？呵呵。。穷人不敢随便啊。。