有关Verilog HDL的超级菜鸟问

mikelee

小弟，我正在学习CPLD，用的是Verilog HDL。搞了块小板子，用的是最简单的CPLD（EPM3032），写了个小程序，一方面是输入一个复位信号（用了片ADM706R做手动复位），复位的时候把灯点亮；另一方面是输入一时钟，进行计数，到了一定的数值就把输入数据的特定位取出来用于显示。目前还没做第二部分功能的调试，第一部分就不行了，手动复位的时候不是每次都能点亮，而且很随机，帮忙看看，谢谢！！程序如下：

always@(posedge SW1_LED_CLK0) //计数
   begin
     if(SYS_Reset == 1'b0 || JTAG_SYS_Reset==1'b0 ||SW1_LED_STB0==1 )
       cycle0 <= 0;
   else
    begin
     if(cycle0 ==8'b11111111)
      cycle0 <= 0;
     else
      cycle0<=cycle0+1;
    end
  end


always@(posedge SW1_LED_CLK0)

  begin
    if(SYS_Reset == 1'b0 || JTAG_SYS_Reset==1'b0)
    begin
     Link48 <= 1'b0;
     Link49 <= 1'b0;        
    end
   else
    begin
     case(cycle0)
            8'b11011011: //219,link
       Link48<=SW1_LED_Data0;
            8'b11101111: //239,link
       Link49<=SW1_LED_Data0;
      default:
       begin
        Link48<=Link48;
        Link49<=Link49;        
       end
     endcase               
    end      
  end

wangjade

手动复位的时候，能够保证进入CPLD里面的信号是干净的吗？是否没有毛刺？

mikelee

有什么方式能保证吗？复位信号做上拉可以吗？或是在程序能有什么方式保证！
我从示波器上看，复位信号还是比较干净的， 没有毛刺！

cbawenzhong

是不是所有的信号都包括在ALWAYS块里面了。。？？？

hezuhui

luguoxuexixuexi