关于PLL的相位噪声问题

ant30 · 发表于 2009-6-22 20:57:03

最近在调试一个PLL，锁定后图形如下:
有个问题弄不懂，为什么200K的相位噪声比100K的差，讲环路变窄后200K的相位噪声会变好，但100K的地方变差，按照datasheet上给的PLL相位噪声曲线，应该不会出现这种凸起来的一个包，想问一下这个包是如何产生的，是由哪个器件引起的，该如何改善。[upload=jpg]UploadFile/2009-6/09622@52RD_showim.jpg[/upload]

xidian123 · 发表于 2009-6-22 21:38:53

主要影响的参数：环路带宽和电荷泵电流。从图像看，感觉是鉴相频率和环路带宽不合适引起的。
楼主的环路的各个参数是多少？
输出频率，鉴相频率，环路带宽，电荷泵电流，压控增益？

cooleyn · 发表于 2009-6-22 22:05:23

初步看，带外phase noise也很差（图上看也就是-100~-110dBc@+/-500kHz)，看看VCO电源是不是被干扰了。鼓包有很多原因的，比如电源率滤波，环路滤波器的带宽选择;带宽太窄了，damping factor太大了都可能出现。

ant30 · 发表于 2009-6-23 13:09:07

电源已经检查了，基本可以确定不是电源影响的。环路滤波器也试了好几组，都不行。
输出频率是1800MHz,鉴相频率1MHz,泵电流5mA.

[此贴子已经被作者于2009-6-24 10:41:05编辑过]

clz676 · 发表于 2009-6-23 15:33:45

初步看，带外phase noise也很差（图上看也就是-100~-110dBc@+/-500kHz)，看看VCO电源是不是被干扰了。鼓包有很多原因的，比如电源率滤波，环路滤波器的带宽选择;带宽太窄了，damping factor太大了都可能出现。

从图上看也就-50~-60dBc@+/-500kHz吧？？
[em13]

xidian123 · 发表于 2009-6-23 18:38:43

VCO的压控增益呢？用的是什么形式的环路滤波器，有源的，无源的？假如是有源的，用的是正向放大的那种还是反向放大的？？可以把电路图发上来让大家看看。。
鉴相频率是1M，一般情况下，环路带宽会选为50K左右。

cooleyn · 发表于 2009-6-24 12:45:32

老大，RBW=10kHz，还得减去这个10log10(RBW)就是Phase noise的值。

楼主应该重点检查VCO是不是被干扰，另外VCO的带外phase noise数据是多少，如果锁定后的PLL带外phase noise差很多的话就要好好
检查VCO电源。带内的鼓包问题容易解决调节带宽(包括环路loop，鉴相电流)，damping factor弄小一点，适当把环路带宽加大一点带内的phase noise会好一点；环路滤波器是有源的还是无源的？

以下是引用clz676在2009-6-23 15:33:45的发言：

从图上看也就-50~-60dBc@+/-500kHz吧？？
[em13]

ghliu2009 · 发表于 2009-6-24 16:57:13

一个单环频率合成器的相位噪声是很容易估算的。

当参考频率的相噪未产生影响时，在环路带宽内的相噪主要由PLL芯片的1Hz底噪、鉴相频率和倍频值这三个因素决定；但随着基带频率减小，参考源相噪的恶化，参考的相噪就变成影响输出相噪的主要因素，这时的输出相噪就由参考相噪和倍频值来决定。

在环路带宽外，随着基带频率的增加，输出相噪就由VCO的相噪决定了。

频谱仪上相噪曲线出现的“包”大致就是环路带宽的位置。当包的隆起很高时，可能是环路带宽位置的VCO相噪较差所致，可以调宽带宽试试。

当调整环路带宽使相噪曲线基本单调变化时，即获得最佳环路带宽。此时，输出相噪的方差最小。

请登录赛英网站，那里有更多关于PLL频率源的资料。

www.sine.cn

clz676 · 发表于 2009-6-24 18:16:21

以下是引用cooleyn在2009-6-24 12:45:32的发言：
老大，RBW=10kHz，还得减去这个10log10(RBW)就是Phase noise的值。

楼主应该重点检查VCO是不是被干扰，另外VCO的带外phase noise数据是多少，如果锁定后的PLL带外phase noise差很多的话就要好好
检查VCO电源。带内的鼓包问题容易解决调节带宽(包括环路loop，鉴相电流)，damping factor弄小一点，适当把环路带宽加大一点带内的phase noise会好一点；环路滤波器是有源的还是无源的？
]

哦，对，长见识了，多谢指教![em08]

wangj1982 · 发表于 2009-6-25 11:15:14

从频谱形状看，我认为你的问题有两种可能：一是环路阻尼系数太小，导致环路增益太大，才产生的鉴相结果信号的过冲，就是那个鼓包；二是在VCO输出电路部分，这种可能性更大，如果你的VCO输出端没有加缓冲电路进行隔离（例如：缓冲放大器等），那么后面的电路如果匹配做得不好的话，就会通过非线性器件（例如：混频器、定向耦合器等）反馈回来，叠加到锁相通道中，造成极其恶劣的后果，最典型的就是相噪恶化、近段频谱变形，出现这种情况时，近端和远端的相位噪声都会被全面抬升。
检验方法很简单，你可以用手分别摸一下环路滤波器部分的和锁相环信号输出部分的电路，看看有没有改善，你的问题可能不止一个。
多说一句：你的鉴相频率值实在太低了！分频中引入的噪声基底会很高

ant30 · 发表于 2009-6-25 14:27:15

以下是引用wangj1982在2009-6-25 11:15:14的发言：
多说一句：你的鉴相频率值实在太低了！分频中引入的噪声基底会很高

谢谢，各位大侠说的方法我都在试
因为要求跳频步进是1MHz,没办法！

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[讨论] 关于PLL的相位噪声问题