PLL的杂散性能，讨论。

darwin18

大家讨论下关于小数分频PLL式频率合成器的integer boundary spurs吧。
比如：产生原理，减小办法，调试经验，器件水平等。

当VCO输出频率与鉴相频率不是整数关系时，将会产生“integer boundary spurs”。
比如：10MHz鉴相频率，VCO输出 1000.001MHz；因为1000.001MHz不是10MHz的整数倍，所以在VCO输出偏离 1000.001MHz-1000MHz=0.01MHz=10kHz处，会产生杂散。称作：“integer boundary spurs”。 这中杂散能被环路滤波器率掉，所以当输出1005MHz时，虽然也会有这种杂散，但因为5MHz偏离量，远在环路滤波器外，故一般不是问题。

请教高手：
1  目前这种杂散一般能做到什么水平？ （当它在在环路滤波器内时）
2  有什么诀窍减小它吗？
3   与PLL芯片关系大吗？用过的什么芯片这个指标最好？

cooleyn

分数PLL都是用Sigma Delta调制器来实现的，算法本质上就会有产生spur的可能性，特别是分频比接近整数的地方，幅度大小跟环路特性，VCO的增益特性
电荷泵电流等都有很大的关系，在IC里能把spur弄到很低也是一个相当大的难题的，另外分数PLL都会提供dither功能，就是分数的分频比最后几位随机化，这样频谱上
spur会变成噪声，坏处是相位噪声会变坏，看你对系统性能的取舍了。
[br]<p align=right><font color=red>+5 RD币</font></p>

darwin18

分数PLL都是用Sigma Delta调制器来实现的，算法本质上就会有产生spur的可能性，特别是分频比接近整数的地方，幅度大小跟环路特性，VCO的增益特性
电荷泵电流等都有很大的关系，在IC里能把spur弄到很低也是一个相当大的难题的，另外分数PLL都会提供dither功能，就是分数的分频比最后几位随机化，这样频谱上
spur会变成噪声，坏处是相位噪声会变坏，看你对系统性能的取舍了。

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多谢cooleyn 兄的回复。
不过，上面说的好像是一种称作“Fractional Spurs“ 的杂散，目前的IC芯片这个东西一般都还做得不错；特别是加dither后。
以下是ADI的资料对Integer Boundary Spurs 的解释。我用过的芯片，某些频率点只能到30dBc;这个指标，可能对通信都会有影响。不知道是我没做好，还是原理就这样。
Integer Boundary Spurs：
When these frequencies are not integer related (the point of a fractional-N synthesizer) spur sidebands appear on the VCO output spectrum at an offset frequency that corres-ponds to the beat note or difference frequency between an integer multiple of the reference and the VCO frequency. These spurs are attenuated by the loop filter and are more noticeable on channels close to integer multiples of the reference where the difference frequency can be inside the loop bandwidth, there-fore, the name integer boundary spurs.

可惜资料并没给出降低或改善的方案。



[br]<p align=right><font color=red>+5 RD币</font></p>

cooleyn

其实这也是一种特殊的fractional spur，而且通常其谐波spur也会出来的，还不能用dither功能消掉。要降低她只能看
pll芯片的设计，调整charg pump的offset电流什么的或许有所帮助。这种spur做得好基本都能压到带内45dB以下。带外的话如果是窄带且有
ACS要求的话就比较麻烦了，因为相邻两信道间隔的地方也是会有的，通过倒易混频后会进去带内了，看指标要求了。[br]<p align=right><font color=red>+3 RD币</font></p>

dingwei1109

顶起,,,,正在遇到此问题,,,,
1、IC本身性能
2、RF反馈PLL需要合适的幅度、偕波等
3、OSC
4、环路[br]<p align=right><font color=red>+1 RD币</font></p>

darwin18

多谢cooleyn，dingwei1109的回复。

我用过sky72300(CX72300)，在个别频点，能做到-50dBc。

但现在用的PLL芯片，很差。大概-30dBc。

减小参考，RF反馈幅度是个好办法，有点改善。

看来，直接用小数PLL要同时保证，很宽的频率范围和-50dBc，可能不太现实 。[br]<p align=right><font color=red>+1 RD币</font></p>

rferr

ADF4156可以通过改变相位数来改善杂散。[br]<p align=right><font color=red>+1 RD币</font></p>

majing1978

到底是谐波抑制，还是杂散抑制啊，没看明白

dingwei1109

居然和楼主用同一系列IC,有空多交流下,呵呵.

yulu2007

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darwin18

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小弟还在继续关注，别沉了啊。

darwin18

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binghuo

[em02][em02]judjsudh

bluewater523

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xiazsan

小数分频Sigma Delta产生，最小接近于0或者最大接近于分频数，一般fraction spur 最大。vco gain, 电流，charge pump电流，lpf bandwidth都有关系。

实际应用中可能钟对每一个分频比的case,判断并在I2C写入的对应调好使最优化的寄存器值。

还有应用中要看用于什么场合，这个跟基带调制方式，信号宽度有关的。还要看芯片的根据基带的滤波器特性，链路分配有关。来决定需要抑制比最小达到多少符合要求。无扩频，信号速率越高，频带越宽，需要的S/N越大，相对于单sinetone要求越低些，积分Noise 比spur 更大，这时候只需要bpf做得好，就根本不care spur了。OFDM调制更低。

不错学习