最近遇到关于相位噪声的问题，比较难以解决！希望高手给予指导！！

lilolshh

我最近在测试一个收发系统，此收发公用一个锁相环产生的本振信号。在测试系统的相位噪声时候发现当以鉴相频率为间隔改变所输入的射频信号时，频谱分析仪所测得的中频信号的相位噪声在400HZ附近就会出现一个毛刺。由于这个系统对相噪要求比较高，所以这个为题急待解决！！

希望高手给予指点，大家踊跃讨论！！！

lilolshh

怎么没人来顶顶啊!!

vf1983cs

估计可能是环路滤波器设计不好引起的，你调一下看看[br]<p align=right><font color=red>+1 RD币</font></p>

hy_804

老兄，看是否是50HZ电源引起的
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lilolshh

这是个比较辣手的问题,关键点在于她和鉴相频率有关系,当你改变鉴相频率时,这个现象依然存在!!
搞不清楚是什么原因,会不会是参考晶振引起的呢?
环路我再调调看,急切关注中!

boming

应该是环路带宽不合适引起的，致使对电荷泵电流积分的过程中没有滤除干净高频成分，主要是泄漏过来的鉴相频率成分对VCO形成的调制。适当的改变一下环路里面的电容值应该会有效果的。这些应该算在杂散里面的，环路带宽的改变可能会影响到相位噪声。杂散和相位噪声可能也是一种矛盾，看你的取舍了。另外也要做好电源的滤波，如果纹波过大，也可能由电源的引入杂散。[br]<p align=right><font color=red>+3 RD币</font></p>

vf1983cs

如果你怀疑是电源引起的，可以把VCO和锁相环芯片的电源分开，看还有没有这个纹波。另外，环路设计不当，也会在与主频间隔参考频率（就是晶振分频后的频率）的整数倍处出现起伏。[br]<p align=right><font color=red>+1 RD币</font></p>

lilolshh

环路设计不当，也会在与主频间隔参考频率（就是晶振分频后的频率）的整数倍处出现起伏。
楼上的请问你也遇到过这样的问题吗？
我想换个后面带小数的晶振，然后再改边一下鉴相频率，使的能被这个鉴相频率整除的很少，这样的话即使会有这样的频率应该也很少，还有就是这样的话在我需要的频率范围就不会出现这样的情况了．
等晶振回来做个实验就知道结果了．
至于环路，我们是用软件仿出来的，根据实际电路已经调的差不多了，我想这个现象是很有规律的应该是不会是环路的原因吧？我这几天也试着调试了，还有同样现象．
等晶振回来再说．　　呵呵谢谢各位光临啊！！
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531A3

楼主用的是小数分频的片子么？

ADS2005A

hy_804 说的那样，极有可能是50HZ电源带进去的。

rf_rf

400Hz 处出现的杂散，靠环路滤波器是虑不掉的（设计40Hz的环路带宽是不现实的），

估计是电源引入的，楼主的电路中是否有2.5ms的开关信号啊？[br]<p align=right><font color=red>+1 RD币</font></p>

hy_804

楼主如果更换晶振，估计还是会有这种现象，因为晶体振荡器的PSRR抑制效果并不好，一般情况下为20dB左右，因此，晶体振荡器的工作电源的50Hz没有处理好的话，分别会在带内产生n*50Hz处产生杂散，同时，我估计楼主的现象可能会使晶振的电源处理不好，除非晶振的PSRR值很高；这种情况下很难用环路来滤除，确实如果没有办法，可以考虑在环路滤波器上增加一陷波器，这样也可以解决。但是这是需要注意环路的相位裕量会恶化。另外，环路滤波器可能会与其他杂散信号产生互调分量导致不必要的假信号出现，例如部分小数分频等，但是这种杂散信号可以通过改变鉴相频率来识别。[br]<p align=right><font color=red>+3 RD币</font></p>

yulu2007

建议改变锁相环本振输出的匹配。仅供参考

fox_ring

你所采用的是混频器还是解调器，看是否存在DC offset抑制不够

lilolshh

我的片子是整数分频PLL,用的是有源混频器.
这个杂散信号在接收部分可以看到在400HZ左右以鉴相频率为间隔出现,在发射部分看到是在100KHZ左右但没什么规律,当我改变鉴相频率的时候它也会跟着变.
环路调试不起作用.
问题呆解决中
淡定!!!!淡定!!!!淡定!!!!淡定!!!!

lilolshh

谢谢各位的参与和解答,非常感谢!!还有版主的慷慨呵呵!!!!

lilolshh

还有我的杂散不是固定的在400HZ,是在它附近也不是以N*50HZ出现,所以应该不是晶体振荡器的PSRR抑制抑制不够.
可能另外有原因

hy_804

既然楼主用的是有源混频器，并且杂散不是n*50Hz以及采用整数分频的方式，但是不知道频率步进是多少？根据以上情况，我提出一些建议，不知对否:
在你用的混频环中，可能产生了一下几种情况：
1、混频环的交叉过零效应；
2、小步进频率调制；
3、近端调制边频；
4、电源50Hz以及的50Hz*N次与以上情况产生的电源调制；
综合楼主目前公布的情况，由于不知道楼主的实际情况，暂时给出公式请楼主自己计算一下：

a、假设频率步进(⊿f)为1KHz，参考频率为fr=100MHz，进行混频的RF端口频率为f=1000MHz，那么进过混频环的杂散频率为：
f(假信号）=（100MHz+⊿f）*N-(fr+f+⊿f)*M
令M=N=1，则会在10.9999KHz*N（N=1、2、3.....)处产生杂散，如果该杂散落入带内，则环路滤波器就不会滤除掉；楼主可以根据该公式计算一下；
     当混频器的RF端口的频率为可变的，例如步进为1KHz，设锁相环输出频率为1100.001MHz，则取N=11,那么在输出频率为1100.001MHz偏离1Khz处产生杂散以及1KHz的n次谐波处产生杂散点；
以上是属于小步进调制情况，需要在系统设计时注意；
b、交叉过零时的杂散：
当mf1±nf2=fi时，则混频器自身的非线性会产生交叉过零杂散；
假设中频fi=12~13MHz，混频器的射频端口为50MHz；锁相环输出为62~63MHz；当中频在12.5MHz时，则：（4*50-12.5）=62.5MHz，此时恰好产生交叉过零的情况，也就是说，当中频输出跨过12.5的时候，肯定会产生杂散，例如输出中频为12.5003MHz时，则肯定会在400Hz左右处产生杂散；因此需要楼主精心计算一下;
c、50Hz电源纹波以及50Hz谐波的杂散：
50Hz的干扰主要加载到Vt端口，其性质跟VCO一样，因此建议加宽环路滤波器的3dB截止点来完成电源的干扰；同时50Hz干扰还需要结合上面的公式进行计算一下50Hz附加的杂散点；
如果以上计算不出你的杂散信号的话，可能就是另外的原因了；
估计上面的一些建议会给楼主带来一些帮助，希望同行多多提出一些方法。

531A3

不明白一个问题，为什么总是拿中频来说呢，楼主直接看频率合成器的输出信号，具体情况是怎样的呢？

lilolshh

至于18楼朋友说的那种情况我再仔细算算看看.但是我大概看了下好象18楼写的好象有很多错误比如:
假设频率步进(⊿f)为1KHz，参考频率为fr=100MHz，进行混频的RF端口频率为f=1000MHz，那么进过混频环的杂散频率为：
f(假信号）=（100MHz+⊿f）*N-(fr+f+⊿f)*M
令M=N=1，则会在10.9999KHz*N[/COLOR]
用这个公式是算不出10.9999KHZ*N的频率的
还有：（4*50-12.5）=62.5MHz[/COLOR]这个好象也是错误的,麻烦你说的详细点谢谢!!!!!非常感谢


频率合成器也就是PLL出来的Lo信号是没有这种现象的.