请教:verilog语言中一个语句的执行顺序

nicerain

请教各位大虾,以下语法是怎么执行的?
     task shift_in;
     output[7:0] shift;
  begin
          @(posedge scl)   shift[7]=sda;
          @(posedge scl)   shift[6]=sda;
          @(posedge scl)   shift[5]=sda;
          @(posedge scl)   shift[4]=sda;
          @(posedge scl)   shift[3]=sda;
          @(posedge scl)   shift[2]=sda;
          @(posedge scl)   shift[1]=sda;
          @(posedge scl)   shift[0]=sda;
    end
endtask
    请问以上begin...end里面的语句在执行时,每次在scl的上升沿执行所有语句还是只执行一条语句?

banyan

所有啊