verilog中FSM问题

nicerain

请教各位高手一般在用verilog写状态机的时候分2个always来写还是3个，比如：
  always @(posedge clk)
begin
        current<=next;
end
   
always @(posedge clk)

begin

         if(...)

           begin  next<=s0;

            ...

            ...

          end

always @(current)

  begin

          ......

          ......

  end

    还是把第二个always 和第三个always合并

blueapplej

如果就是你写的单纯这种关系，可以将第一个always语句写成一个assign current=next;当然需要定义current为wire型即可。
如果有更复杂的关系，需要你给出相应的条件，才可以帮你解答！

[em06]