verilog HDL 教程（北大内部资料）

oditszapc

课程内容(一)
课程内容(二)
课程内容(三)
课程内容(四)
课程内容(五)
课程安排
参考书目
第二章  Verilog 应用
术语定义(terms and definitions)
什么是硬件描述语言HDL
为什么使用HDL
Verilog的历史
Verilog的用途
抽象级(Levels of Abstraction)
抽象级(Levels of Abstraction)
抽象级(Levels of Abstraction)
抽象级(Levels of Abstraction)
行为级和RTL级
结构级描述
仅需一种语言
复习
第三章  Cadence仿真器
仿真算法
仿真算法
基于事件仿真的时轮(time wheel)
Cadence Verilog仿真器
仿真过程
Versus 交互式编译仿真器
Versus 交互式编译仿真
NC Verilog-全编译仿真
NC Verilog全编译仿真
对Verilog语言的支持
启动Verilog-XL
启动NC Verilog
NC Verilog有什么不同？
NC Verilog有什么不同？
波形显示工具—SignalScan
波形显示工具—SignalScan
SHM：波形数据库
SHM：波形数据库
用$shm_probe设置信号探针
用$shm_probe设置信号探针
相关工具
总结
复习
第四章  设计举例
语言的主要特点
语言的主要特点—模块端口(module ports)
语言的主要特点
语言的主要特点
一个完整的简单例子  test fixture
DUT  被测器件 (device under test)
Test Fixture template
Test Fixture — 如何说明实例
Test Fixture —过程(procedural block)
Test Fixture —过程(procedural block)
Test fixture  激励描述
Test Fixture  响应产生
Test Fixture  响应产生
完整的Test Fixture
时间单位末的概念
VCD数据库
VCD数据库
$dumpvars
$dumpvars
复习
第五章  Verilog的词汇约定(Lexical convention)
术语及定义
空白符和注释
整数常量和实数常量
整数常量和实数常量
字符串（string)
字符串（string)
标识符(identifiers)
标识符(identifiers)
转义标识符( Escaped identifiers)
转义标识符( Escaped identifiers)
语言专用标记( tokens)
语言专用标记( tokens)
编译指导(Compiler Directives)
文本替换(substitution) - `define
文本替换(substitution)
文本包含(inclusion) - `include
Timescale
Timescale
Timescale
复习
第六章  Verilog的数据类型及逻辑系统
Verilog采用的四值逻辑系统
主要数据类型
net（线网）
net类的类型（线网）
net类的类型（线网）
net类在发生逻辑冲突时的决断
寄存器类 （register)
寄存器类的类型
Verilog中net和register声明语法
Verilog中net和register声明语法
选择正确的数据类型
选择数据类型时常犯的错误
选择数据类型时常犯的错误举例
选择数据类型时常犯的错误举例
参数（parameters)
参数重载（overriding)
参数重载（overriding)
寄存器数组(Register Arrays)
存储器寻址(Memory addressing)
复习(review)
第7章  结构描述(structural modeling)
术语及定义 (terms and definations)
结构描述
结构描述（续）
Verilog基本单元（primitives)
基本单元的引脚 (pin)的可扩展性
带条件的基本单元
带条件的基本单元（续）
基本单元实例化
模块实例化(module instantiation)
实例数组(Array of Instances)
实例数组(Array of Instances)(续)
逻辑强度(strength)模型
逻辑强度(strength)模型（续）
信号强度值系统
Verilog多种强度决断
复习
第8章  延时模型
术语及定义
延时模型类型(Delay Modeling Types)
块延时(Lumped Delay)
分布延时(Distributed Delays)
模块路径延时(Module Path Delays)
结构描述的零延时反馈(Loop)
精确延时控制
精确延时控制（续）
Specify块
模块路径的并行连接和全连接（specify续）
模块路径的并行连接和全连接（specify续）
specify块参数
状态依赖路径延时SDPD
惯性(inertial)和传输(transport)延时模型
路径脉冲控制
路径脉冲控制
Verilog时序检查
Verilog时序检查（续）
Verilog时序检查（续）
时序检查中的通知(notifier)（续）
notifier举例
时序检查 — 条件时序检查
时序检查 — 条件时序检查
SDF(Stand Delay Format)文件
内部连接延时
内部连接延时
IOPATH延时
IOPATH延时
复习
第九章  编译控制的使用
术语及定义
Verilog模型库
元件库建模
元件库建模（续）
Verilog库的使用
库文件扫描
库目录扫描
      编译指导`uselib
编译指导`uselib使用举例
编译指导`uselib
编写与大小无关的源代码
编译指导
编译指导
   定义文本宏
   选择仿真延迟模型
   固有延时和传输延时模型
   Verilog-XL路径延时的限制
   Verilog-XL可加速的对象
   用Verilog-XL加密源代码
   保护所有Verilog源代码
   保护选择的源描述
   在Verilog-XL中输入(import)VHDL模型
   在Verilog-XL中引入VHDL模型
   使用INCA协同执行Verilog和VHDL
   使用INCA协同执行Verilog和VHDL(续)
   小结
   复习
操作符类型
Verilog中的大小(size)与符号
算术操作符
按位操作符
逻辑操作符
逻辑反与位反的对比
一元归约操作符
移位操作符
关系操作符
相等操作符
相等操作符
相等操作符
条件操作符
条件操作符
级联操作符
复制
复习
第11章  行为建模
行为描述
过程(procedural)块
过程赋值(procedural assignment)
过程时序控制
简单延时
边沿敏感时序
wait语句
命名事件(named event)
行为描述举例
RTL描述举例
块语句
块语句（续）
延迟赋值语句
延迟赋值语句
非阻塞过程赋值
非阻塞过程赋值（续）
非阻塞过程赋值（续）
非阻塞过程赋值（续）
非阻塞过程赋值（续）
非阻塞过程赋值（续）
条件语句（if分支语句）
条件语句（case分支语句）
条件语句-case语句
循环(looping)语句
循环(looping)语句-repeat
循环(looping)语句
循环(looping)语句
循环(looping)语句
行为级零延时循环
持续赋值(continuous assignment)
持续赋值(continuous assignment)(续)
持续赋值(continuous assignment)(续)
持续赋值(continuous assignment)(续)
复习
第12章  TUI调试
术语及定义
纵览
进入交互模式
进入交互模式
退出仿真
退出仿真
用Verilog-XL调试
用Verilog-XL调试
NC Verilog调试
NC Verilog调试
Verilog的断点
Verilog的断点
NC Verilog断点
NC Verilog断点
显示及设置调试作用域
显示及设置调试作用域
设计反编译
遍历设计
显示信号值
显示信号值
显示信号驱动
显示信号驱动
在Verilog-XL中修补设计
在NC Verilog中修补设计
在NC Verilog中修补设计
跟踪仿真动态
跟踪仿真动态
跟踪仿真动态
跟踪仿真动态
命令历史列表
保存及重启动仿真
保存及重启动仿真
在Verilog-XL中执行playing back TUI命令
在Verilog-XL中重新执行TUI命令
在NC Verilog中重新执行TUI命令
在NC Verilog中重新执行TUI命令
建立波形数据库
其它Tcl命令
其它Tcl命令
总结
复习
第13章  使用图形调试环境
术语及定义
启动图形环境
SimControl
后处理环境
交互及后处理
SimControl菜单及工具条
Source Browser
选择对象
选择对象
设置断点
设置断点
Navigator
Navigator
Signal Flow Browser（信号流浏览器）
Signal Flow Browser（信号流浏览器）
Signal Flow Browser（信号流浏览器）
Signal Flow Browser（信号流浏览器）
Watch Objects Windows（信号观察窗口）
Watch Objects Windows（信号观察窗口）
总结
复习
………………总共21章，剩余章节目录就不一一列举了
【文件名】:08314@52RD_北大verilog课件(内部资料).rar
【格　式】:rar
【大　小】:1553K
【简　介】:
【目　录】:

oditszapc

好东西居然没人要，哈哈[em03]

ppczhouhx

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manbusuixiang

不错，收下了，，，，，，，，

haimiao2008

顶，好东西呀

janexuechan

好东西
不过不是很方便查看，要是用PDF编成一本，带书签就更方便看了

不过还是要谢谢

gavin3613

kangkang.................

xinyang

好东西啊，感谢楼主啊

glassine

hao hahahahahahahhahahahahhahhahahahhaha

liqing2206

好贵，没钱啊[em03]

yqingcat

还不错。

poppywang

没看到什么东西？卖钱的说。几年没来，还是老样子

alphasyc

没有看到附件~~

在哪里下载呢

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回复可见?

gaofwq

看不到，回复可见？

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haibianyike

好东西

很好，很实用