[求助]verilog如何实现同步清零？

arccosx · 发表于 2008-1-13 22:30:55

最近在学verilog，发现一个问题，由于在always块中如果需要时钟的驱动，那么这个条件只能写在always后面的括号里面，如always@(posdege clk)，也就是说，只有时钟的边沿到来的时候，块中的操作才能执行。那么，如果我写一个计数器，该计数器有一个使能端en，我需要在en为高的时候直接清零，而不需要时钟边沿的条件，也就是同步清零，该如何实现啊？

zqs5476 · 发表于 2008-1-16 15:40:06

你是想用LATCH吗？按照你的意思是强制清零，不是同步清零。

arccosx · 发表于 2008-1-17 21:23:24

呵呵是我搞错了，应该是异步清零，我试了一下，用always@(psoedge clk or negedge en)可以，然后在下面的描述语句中加一句if(!en)的操作。最后综合出来应该是带清零端的寄存器，好像不是latch呵呵

wqhot · 发表于 2008-7-20 21:54:18

这个en照你的意思和reset(复位)的功能是一样的

seuxfm · 发表于 2008-7-25 14:48:43

这典型的是个异步清零的方式嘛，和reset是不一样的，reset一般采用的是同步的方式

qingchu123 · 发表于 2010-7-29 14:28:50

xuexile ^^^^

		自动登录	找回密码
密码			注册

[讨论] [求助]verilog如何实现同步清零？