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micalzy123

用FPGA做一个64位的计数器，需要工作在100MHz。但综合后无论怎么改变布局和布线，该计数器都只能工作在90MHz。这计数器的verilog 语句如下。请在不改变电路功能的情况下，修改语句使该计数器工作在100MHz。
     module ttt(out,rst,clk,start);
    output [64:0] out;
    input rst,clk,start;
    reg [63:0] out;
   
    always @(posedge clk or negedge rst)begin
        if(rst==0) out<=64'b0;
        else if(start==0)
            out<=out+1;
            else
            out<=0;
        end
endmodule

【文件名】:07116@52RD_课堂练习-071023.doc
【格　式】:doc
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